В приемных устройствах цифровых линий связи (допустим используется BPSK) из-за наличия эффекта допплера и несовпадения частот дискретизации на приемной и передающей сторнах возникает дополнительная модуляция с частотй допплера (условно).

Мне известно 2 способа избаиться от этой частоты:
1. Перенос сигнала на какую-нибудь достаточно низкую частоту и примененеи схемы Костаса.

2. Снос сигнала в 0 и восстановление синфазных и квадратурных составляющих частоты допплера из сигнала и использование восстановленых составляющих для восстановления сигнала.

Какиз еще есчть варианты и где про это можно почитать?

Наиболее общий метод - реализация демодулятора с АПЧ. Можно сделать в цифре, а можно - и в аналоге. В принципе, выходной информации BPSK демодулятора достаточно для синтеза следящей петли по частоте.
В ряде случаев, однако, можно обойтись и без компенсации допплера. Он вызывает только "вращение" сигнального созвездия, скорость которого может быть легко измерена и учтена при вынесении решения. Для последнего случая, конечно, нужна демодуляция в квадратурах.

Интересует реализация в FPGA. Соответственно необходимо решение минимальное по ресурсам. Классическая реализация АПЧ в данном случае не самое просто е решение. Меня интересовали больше решения основанные на каких-то трюках. Что-то вроде того как получается с CIC-фильтрами.



ПРимерно это и подразумевалось под вторым методом.

Ну в случае корреляционного приема можно коррелировать сразу с суммой опорных последовательностей, каждая на своей несущей.В разумных пределах. Не с каждой последовательностью индивидуально. Естественно за счет сигнал-шума. Если нет времени разбираться с гребенкой частот, или, с другой стороны, для ускорения поиска по гребенки, если она шибко широкая . Как-то таким манером устранил "допплеровский сдвиг" в 200 КГц на 1 ГГц, возникший из-за произрастания рук монтажника совсем не из того места, откуда они обычно растут.
А вообще у допплеровского эффекта есть более неприятные последствия, чем частотное смещение. Меняется ширина спектра сигнала. Хотя в радиоприложениях, в подавляющем большинстве случаев, на это можно начхать, свет потому что шибко быстро распространяется.

Ну это уж совсем из пушки по воробьям.



Вот этого не понял. Каким образом может измениться ширина спектра? Математическое обоснование можно?

Непонятно, где Вы пушку увидели, но ... Мое дело предложить... А дальше хоть и не рассветай.

Лехко. Исходно сигнал занимает полосу частот от F0 до F1. dF=F1-F0
Приемник и передатчик движутся друг отнсительно друга со скоростью V.
Допплеровский сдвиг для каждой частоты в спектре сигнала индивидуален и равен f*V/C.
Итого вместо F0 будет принятаF0+ F0*V/C, вместо F1 соответсвенно F1+F1*V/C. Полоса частот, занимаемая сигналом, на приеме: (F1-F0)+(F1-F0)*V/C=(F1-F0)(1+V/C)=dF*(1+V/C).

Если используется BPSK несущую проще всего восстановить просто возведя сигнал в квадрат, при этом получается удвоенная несущая, которую легко поделить пополам.

Самый лучший трюк, по-моему, - перестройка частоты (и, возможно, фазы) выборки АЦП, в зависимости от величины допплера. То есть, выборка должна управляться ФАПЧ. При этом будет скомпенсирован сдвиг как по частоте, так и по такту.

Наиболее простой способ который я нашел на текущий момент (а проще в общем-то и некуда уже) описан в патенте US 2006/0193409 (http://www.freepatentsonline.com/20060193409.pdf - потребуется бесплатная регистрация). Если кратко - считается что допплер за период символа не успевает перевернуть его фазу (что почти всегда верно) и исказить длительность (это тоже почти всегда верно при пакетной передаче и разумной длине пакета). Тогда битовый поток можно восстановить по изменению фазы между двумя отчетами отстоящими на длительность бита.

Отсюда вопрос. возможно-ли как-нибудь определить знак выражения Z = a*b+c*d не производя этих действий. Все числа в доп. коде. и меньше 1 по модулю (формат Q15).

Какая модуляция? Какая символьная частота? Какой максимальный сдвиг частоты между модулятором и демодулятором? На какой частоте АЦП работает? Какая тактовая частота на FPGA заведена? Сколько логических элементов в FPGA под демодулятор выделено?

В FPGA можно сделать стандартные алгоритмы демодуляции. Зачем так сразу какие-то ухищрения плохо работающие?

BPSK, 117187.5 бит/сек, сдвиг частот дескритезации небольшой, но допплер может достигать 2 кГц. АЦП работает на 60 МГц. Она-же заведена на FPGA. На вход ПЛИС заходят 2 квадратуры на ПЧ 20 МГц. Элементов - в принципе сильных ограничений нет, но и разбрасываться сильно нежелательно.



Смысл в том, что описаный в том патенте метод работает лучше чем любые схемы с обратной связью (по малабовской модели). Плюс у него нет необходимости тратить время на вхождение в синхронизм.

Сдвиг частоты очень маленький по сравнению с бодовой скоростью. Можно использовать стандартные схемы фазовой синхронизации. Непонятно зачем такая высокая частота дискретизации, 512 отсчётов на символ? Что это за квадратуры на промежуточной частоте 20МГц, как вы их получаете? Что за сигнал у вас на входе АЦП, на нулевой частоте или на какой-то несущей?

В патенте видимо имеется ввиду дифференциальная демодуляция, недостатки у неё такие: потери 2 с чем-то дБ относительно синхронного детектирования и набег фазы из-за разности частотот приёмного и передающего гетеродинов. Возможно и синхронное детектирование и без обратной связи для пакетной передачи. Всёравно какое-то время вхождение в синхронизм необходимо для АРУ и символьной синхронизации. Сколько символов у вас с начала пакета на синхронизацию отводится?

Вы скачали книжку
http://rapidshare.com/files/45943139/%20RF...Nezami.rar.html
?

На вход АЦП идет сигнал с квадратурного гетеродина (перенос с ВЧ на ПЧ 20 МГц). Эта частота определяется железкой и не изменяется. Внутри ПЛИС происходит цифровое гетеродинирование (перенос в 0, опять-же в квадратурах). После чего происходит децимация в 64 раза и фильтрация канальным фильтром (для обрезания внеполосных помех). В результате получаются 2 квадратуры с частотой дескритезации 937.5 кГц. Они и идут на схему синхронизации.

Для костаса перенос производился не в 0 а на 5 МГц. Но это усложняет фильтрацию шумов (фильтр из ФНЧ превращается в полосовой)


Да, в патенте используется дифференциальная демодуляция. В АРУ необходимости нет (какой смысл в цифровой АРУ? Обработки там последующей немного и потери невелики).
Сейчас в модели 16 бит. на раскачку ('10' 8 раз повореная) и 16 бит ПШС-последовательности (от Wi-Fi).



Спасибо, посмотрю.

Всёравно непонятно зачем так сделано. С таким АЦП можно релейку сделать на сотни мегабит.

Костас и на нулевой прекрасно работает. И другие схемы есть.

Регулировка усиления ессно должна перед АЦП стоять чтоб в его ворота попасть.

То есть 32 символа на установление синхронизации, можно и feed-forward фазовым синхронизатором синхронно демодулировать, да и лучше не экономить на преамбуле, практически всегда можно выбрать её достаточно длинной для надёжного усреднения.

Может пригодится моделька qpsk:

http://electronix.ru/forum/index.php?showtopic=23652#

Модуль модема универсальный, но конкретно в этом случае есть ограничение на ширину спектра - 300 кГц.


У костаса стоит VCO. Как оно будет работать на 0?


Это уже не возможно - железка уже сделана.


Пока остановился на самом простом варианте - из патента. По результатам испытаний видно будет.

В цифре ессно NCO может и на нулевой работать.



До испытаний на моделях учитывающих все факторы должно работать.