К сожалению исходники на верилоге мне читать сложно, так как пишу в основном на VHDL.
Цитата(SpellDrive @ Sep 6 2007, 10:14)

...в ucf'е только распиновка.
А вот это зря. При моделировании и в железе частота, которую посчитал ISE не превышается? Моделируете с задержками? Попробуйте помоделировать, не цепляя SDF. Если ошибка пропадет, то проблема в слишком высокой частоте.
Вторая частота похоже не используется вовсе, ведь нет ни одного синхронного элемента, на который она бы подавалась, только на выход.
Возможно (но маловероятно, хотя в моей практике такое было - код (не мой), который не понимал синтезатор, правда, был ужасно кривым), это ошибка синтезатора, встречались с таким, попробуйте помоделировать Post-Map модель. Если повторится история с Post-Route моделью, то попробуйте проанализировать что мог "не понять" синтезатор в той части, где возникает ошибка.