Напимер, в проекте выделяем логические (функциональные блоки, регионы внутри ПЛИС). Дальше назначаем возможность включения или отключения их в процессе работы, изменяя энергопотребление на ходу. Есть ли подобное у Altera или Xilinx?

поскльку современные цифровые схемы - КМОП, т.о. основное потребление в динамике.

как это можно использовать в синхронных дизайнах - подключаете СЕ (clock enable) каждого блока (триггеров блока) к выделенной линии, управляя которой, управляете разрешением работы блоков

Это утверждение не имеет смысла рассматривать в отрыве от процесса, так как с уменьшением норм токи утечки возрастают и для 65 nm уже чуть ли не равны динамическому потреблению.

А по поводу энергосбережения, когда не все блоки сразу нужны - мне видятся следующие пути:
1. Частичная реконфигурация (это сложно, но позволяет уменьшить размер кристалла).
2. Использование ПЛИС на основе FLASH (Actel например) - у них токи утечки сравнительно малы (однако есть другие проблемы).

Потребление любой FPGA складывается из статики и динамики.
Для снижения статики основных пути 2:
а) оптимизация проекта и запихивание в меньший по емкости кристалл.
б) Уменьшение питающих напряжений. (к примеру у xilinx стоит в шите рекомендованное питание ядра 1.8В, но все прекрасно работает на 1.67В).
Для снижения динамики пути также 2:
а) Уменьшение тактовой частоты кристалла.
б) Запирание неиспользуемых в текущий момент модулей либо с помощью CE (что есть правильно), либо с помощью gate clock (что не есть правильно, но иногда выгодней).

В основном при работе с FPGA получалось соотношения статики и динамики в районе от 1:1 до 1:3 в зависимости от проекта.