В отчете о синтезе выводится такое сообщение:
Unknown property "fpga_dont_touch".
В отчете о трансляции такие:
Attribute "LOC" on "clk" is on the wrong type of object.
Please see the Constraints Guide for more information on this attribute. И так по всем сигналам.
Запускаю ModelSim все входные сигналы есть - выходные не идентифицируются. При загрузке выводится сообщение:
# ** Failure: Simulation successful (not a failure). No problems detected.
# Time: 1020 ns Iteration: 0 Process: /dec_test/line__81 File: dec_test.vhw
А в отчете MAP:
Logical network kout has no load.
The above warning message base_net_load_rule is repeated 8
more times for the following (max. 5 shown):
dout<7>,
dout<6>,
dout<5>,
dout<4>,
dout<3>
Подскажите что это такое и как с ним бороться?

Эти сообщения выскакивали когда было отключено автоматическое добавление буферов, но все этапы проходили до канца. Включил автоматическое добавление буферов - warningi пропали, но на последнем этапе выдает ошибку:
A clock IOB clock component is not placed at an optimal clock IOB site The clock IOB component <clk>
is placed at site D3. The clock IO site can use the fast path between the IO and the Clock buffer/GCLK if the IOB is placed in the master Clock IOB Site. If this sub optimal condition is acceptable for this design you may set the environment variable XIL_PLACE_ALLOW_LOCAL_BUFG_ROUTING to demote this message to a WARNING and allow your design to continue.
В чем тут может быть дело?

Тактовые сигналы надо заводить на специально предназначенные для этого выводы FPGA. В их названиях есть слово GCLK. Смотрите описание пинов вашей микросхемы.

Спасибо все получилось. Правда я не доконца разобрался. Дело в том, что сначала я делал на Virtex4, а у него входа GCLK нету - есть CCLK. Он реконфигурируемый, как с ним работать я не знаю. Взял Virtex2Pro, там есть GCLK - все заработало. Если знаете как конфигурировать CCLK - подскажите, буду очень благодарен.

CCLK есть у всех. Это тактовый сигнал интерфейса JTAG для загрузки прошивки в FPGA. В зависимости от серии FPGA, может быть пином двойного назначения.

Спасибо. Все понял. Учту
Тему можно закрыть.