Стоит задача собрать модель, состоящую из трёх блоков:
1- модель цифрового канала связи с возможностью изменения пораметров этого канала(ошибки, задержки, потери пакитов и т. д.);
2- устройство с настраиваемыми параметрами, обрабатывающее информацию из канала связи;
3- блок, анализирующий результат работы блока номер 2.

После тестирования блок 2 будет прошит в ПЛИС, поэтому хотелось бы чтоб в модель этот блок входил в виде VHDL кода. Код сам по себе не очень сложный и модель нужна не для его отладки, а для подбора оптимальных параметром устройства в зависимости от параметров канала связи и проверки пригодности выбранного алгоритма. Блоки 1 и 2 описать на VHDL как TestBanch будет довольно трудно, поэтому, пока, решение такое:

Блок 1 моделируется(допустим) в MatLab и пишет результаты своей работы в файл,
Блок 2 запускается в ModelSim, читает данные из файла обрабатывает их, результат обработки пишет во второй файл.
Блок 3 моделируется(допустим) в MatLab, читает данные из второго файла, анализирует их, рисует графики и т.д.

Вопрос: возможно ли избежать записи в файлы и работать в одной среде для моделирования(нескольких, но вызывающих дрег друга)? Использование MatLab для блоков 1 и 3 не обязательно, можно что-нибудь другое лиш бы инструмент был удобный для этих целей.

ModelSim можно вызвать из Matlab и получить в него результат.
В help Matlab - Link for ModelSim. Все понятно написано с примерами

Большое спасибо, подозревал, что что-то подобное должно быть.

Со всеми этими проблемами может
справиться сам VHDL.
Matlab хорош лишь тем,
что в нем уже есть библиотеки всяких моделей.
На VHDL
будет и моделирование быстрее,
и тестирование прозрачнее,
и модель можно настроить под себя.
Simulink
работает почти по таким же правилам,
как и симулятор VHDL, но модели его красивых
блоков разрабатывать гораздо сложнее.

Сам в ActiveHDL для этих целей пользую встроенную библиотечку aldec.
Библиотека - Нажмите для просмотра прикрепленного файла
Руководство по ней - Нажмите для просмотра прикрепленного файла