задача выглядет так -
есть параллельная LVDS шина (10 - 11 пар), предположительно (обещают мне), что разводка по плате очень правильная и на входах ПЛИС (Virtex II Pro или Virtex-4(???) ) времянка выровнена очень точно (может быть даже перекошена умышленно, если это поможет компенсировать внутренний перекос в ПЛИС)
расстояние - между чипами (меньше 3") ну и можно не FR4, а какой-то более высокочастотный - FR48|роджерс

какую скорость можно получить??? кто-нибудь на практике получал, какую???
такт - стоит внешняя PLL и вобщем интересно от 500Мбит (на пару)

какие докУменты рекомендуется почитать (если это осуществимо)

если нет - может какие-то демультиплексоры посоветуете - у Атмела есть - но жрут по 5Ватт ....

Сами представители Xilinx не советуют использовать скорости 500 Mb и более на пару LVDS, могут уже неработать нормально не только буфферы, но и внутренние блоки!
На практике достигал 320 Mb, работает, но плата 4 класса сложности (с заходом на 5) и проводка сигнальных слоев моя личная, с расчетами волновых сопротивлений, длинны, поворотов...

У нас на плате стоят АЦП ADS5271 с LVDS выходами (скорость 600 Mbps).
В качестве приемника XC2V500-4 (быстродействие на пределе, поэтому рекомендуется ставить что-то побыстрее -5, -6). Между 2-мя FPGAs использовали LVDS на скорости 400 Mbps. В первом случае, параллельно (по общему clk) работает 4-е канала по 600 Mbps. Во втором случае - 8 по 400 Mbps. В качестве рекомендуемого материала, наверное лучше всего будет XAPP-ы с сайта Xilinx - XAPP774, XAPP685, XAPP622, XAPP265, XAPP245 и т.д.

спасибо. буду разбираться.
у ксайлинса про V4 много хорошего написано но как там на самом деле ????

вобще-то производители АЦП (1.5ГГц с 1:2 демуксом) говорят, что легко может приниматься любой современной ПЛИС...

а там шина 11 бит - то есть перекосы

Теоретически LVDS можно разогнать до 5ГГц, но при этом представляете длинну канала?)) вывод в вывод...
Официально в большинстве Xilinxов до 650 Мгц это предел, а на спец буферах вроде до 1920 но это V4 наверно..