Добрый день, коллеги!
Начал работать с IODesigner. Возникла следующая проблема:
проект на Xilinx XC3S1500-FG320. В проекте используются ноги двойного назначения: D0-D7, RDWR, BUSY, INIT_B, CS_B. Соответсвенно они есть в исходном файле *.vhd. В окне signal, в поле type указываю их как config. IODesigner создает файл с расширением cpy из vhd, в котором все эти сигналы выбрасывает. При синхронизации в статусе vhd и ucf значится ошибка, а при запуске синхронизации вылетает с предложением послать отчёт в ментор.
Собственно вопрос: как правильно назначать ноги двойного назначения? Ничего подходящего не нашёл, только congig или IO. Если назначаешь как обычный IO, то IODesigner не даёт назначить его на правильную ногу.

Ау, гуру IODesigner, откликнитесь!!! Неужели никто не работает с ним?

исходный файл пришлите, чтобы понять что у вас там прописано

Файлы ucf и vhd в приложении.
Ноги двойного назначения, которые вызывают проблемы ( из файла vhd ):

BOOTD : inout STD_LOGIC_VECTOR (7 downto 0);
BUSY : out STD_LOGIC;
INIT_B : out STD_LOGIC;
RDWR_B : in STD_LOGIC;
CS_B : in STD_LOGIC;

Какой тип надо им установить?
Или может лучше весь проект выложить?

1. У вас в vhdl ошибка ALARM1 два раза - как вы вообще его подключили к проекту при такой ошибке?
2. Какие сигналы в какие пины назначить (чтоб не разбираться в описании). Может есть *.pad с распиновкой из ISE?
3. Попробовал назначить BOOTD и BUSY в конфиг. пины - никаких проблем

Тут по ходу дело в другом - например, INIT_B имеет свойство unassignable, вот его просто так точно нельзя использовать, поэтому при обработке файлов некоторые пины и отбрасываются.

Как вариант - ручками добавить сигнал и через опцию Assign > Assign PCB signal назначить нужному пину.
Я не пробовал, но должно получиться.

Вот цитата -

Действительно, грешен. Это в результате набора текста заново после случайного удаления.



BOOT[0] - T12
BOOT[1] - R12
BOOT[2] - N11
BOOT[3] - P11
BOOT[4] - U9
BOOT[5] - V9
BOOT[6] - R7
BOOT[7] - T7
INIT_B - U10
BUSY - V10
RDWR - V3
CS_B - V2

ISE - проекта еще не существует. Нарисована только электрическая схема. Поэтому в vhd файле только интерфейс и присутствует.


Странно. Как только я назначил эти ноги в конфиг, IODesigner заморгал жёлтым, показывая что желает синхронизации. Просил обновить файл ucf. После проведения синхронизации появился файл stend.cpy. Это старый файл stend.vhd. А из vhd файла пропали следующие строки:

BOOTD : inout STD_LOGIC_VECTOR (7 downto 0);
BUSY : out STD_LOGIC;
INIT_B : out STD_LOGIC;
RDWR_B : in STD_LOGIC;
CS_B : in STD_LOGIC;
-------------------------------------------------------
-- signal for digital I/O
-------------------------------------------------------

Прикладываю файл проекта. А у Вы синхронизацию после назначения делали? На картинке она жёлтым светится.









Назначить сигнал он даёт. Но не хочет видеть конфигурационные ноги в vhd файле. Чего-то я не понимаю. Наверное конец недели и вечер

Понял следующее: в IOdesigner есть HDL-сигналы и PCB-сигналы. Это не пересекающиеся классы. Ноги двойного назначения (которые по сути и HDL-сигналы и PCB-сигналы) выпадают из этой концепции.
В файле "DF2004_IOD2004_v3.2b_workbook_rus.pdf", который выложил fill , на странице 24 есть заметка:
"Заметка. Цепи типа I/O можно назначить только в I/O & нельзя в выводы CONFIG"

Сдаётся мне что это фундаментальное ограничение IOdesigner. Хочется услышать коментарии filla, вдруг ошибаюсь

Синхронизировал. Ничего не пропало.

И файл vhd не изменился? Странно. Я понимаю все меньше и меньше.
Может быть дело в разных версиях софта. У меня стоит 2005.1 билд 2288. Попробую другие поискать.

fill, не могли бы Вы выложить проект? Может я все таки какие настройки криво сделал. Хотел сравнить.