Всем доброго времени суток.
Помогите пожайлуста найти ошибку .
(Вкратце о программе - сумматор, состоящий из 2-х полусумматоров и соединенных при помощи логического ИЛИ)
Вот программка:
library ieee;
use ieee.std_logic_1164.all;
entity volladdierer is
Port (waehle, q1,q2,p1,p2: In bit;
raus: Out bit);
end;
architecture Struktur of volladdierer is
Signal N1,N2: bit;
component halbadd
port(a,b, sel:in bit;
s,u: out bit);
end component;
component oder
port(c,d: in bit;
y: out bit);
end component;
begin
I1: ODER
Port Map (c=>N1, d=>N2 ,y=>raus);
I2: halbadd
Port Map (a=>q1 ,b=>p1, sel=>waehle, u=>N1);
I3: halbadd
Port Map (b=>p2, sel=>waehle, s=>N2);
end Struktur;
end volladdierer;
Вот схемка этого устройства:
Полная версия этой страницы: программирование сумматора на VHDL
Цитата(maxxi @ Nov 22 2007, 02:49) 
Всем доброго времени суток.
Помогите пожайлуста найти ошибку .
(Вкратце о программе - сумматор, состоящий из 2-х полусумматоров и соединенных при помощи логического ИЛИ)
Вот программка:
Помогите пожайлуста найти ошибку .
(Вкратце о программе - сумматор, состоящий из 2-х полусумматоров и соединенных при помощи логического ИЛИ)
Вот программка:
Да как тут найдешь ошибку, если вы используете где-то в другом месте объявленные компоненты? А "программка" ваша в сущности есть текстовое описание схемы, которая соединяет компоненты в одно целое.
Непонятно, зачем вы так сложно делаете простейшие вещи. Вот как можно было бы сделать "в лоб" приведенную вами схему
Код
library ieee;
use ieee.std_logic_1164.all;
entity volladdierer is
Port (a_in, b_in, u_in: In bit;
s_out, u_out: Out bit);
end;
architecture Struktur of volladdierer is
begin
my_p : process(a_in, b_in, u_in)
variable tmp1, tmp2, tmp3 : bit;
begin
tmp1 := a_in xor b_in;
tmp2 := a_in and b_in;
s_out <= tmp1 xor u_in;
tmp3 := tmp1 and u_in;
u_out <= tmp2 or tmp3;
end process my_p;
end Struktur;
use ieee.std_logic_1164.all;
entity volladdierer is
Port (a_in, b_in, u_in: In bit;
s_out, u_out: Out bit);
end;
architecture Struktur of volladdierer is
begin
my_p : process(a_in, b_in, u_in)
variable tmp1, tmp2, tmp3 : bit;
begin
tmp1 := a_in xor b_in;
tmp2 := a_in and b_in;
s_out <= tmp1 xor u_in;
tmp3 := tmp1 and u_in;
u_out <= tmp2 or tmp3;
end process my_p;
end Struktur;
Цитата(maxxi @ Nov 21 2007, 20:19)
Вот схемка этого устройства:
Вам не кажется, что почти 700kb для рисунка -- это несколько многовато. bmp ни разу не Internet-формат.
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.