Сейчас развожу плату с AT91RM9200. Возник вопрос выравнивать ли длину линий к SDRAM (адрес, клоки и т.д). Какая допустимая разность задержки по этим линиям, насколько это критично. Если кто-то делал поделитесь опытом.

тоже думал на этот счёт в своё время, решил, так как планируемые частоты около 100МГц, особо не заморачиваться и длину не выравнивать, не знаю насколько это конечно правильно.

Посмотрите обсуждение http://pcad.ru/forum/17479

SDRAM - Для процессора EP7312 (шина на 45 Мгц, 4 слоя) отслеживал, чтобы конструктор уложился в длину согласно Application Note (AN218REV1):
There are no design parameters for optimal trace
distance and loading, but we have reference
designs to illustrate this point. Isolation of SDCLK
and control signals from high voltage and high
frequency oscillators is highly recommended. As a
rule of thumb, place and route SDRAM first when
doing layout. Distances > 1.5 inches (38.1 mm)
should be re-considered.
Плата "пошла" без проблем.

Посмотрите фотку с сайта nee-arm.narod.ru, там как раз SDRAM разведена с 60 МГЦ и на ней ходит Линукс...

Спасибо. Я правда эту фотку видел еще с полгода назад, на телесистемах помоему Вы ее и анонсировали. Тогда еще удивлялся как человеку терпения хватило все это паять.
А по поводу выравнивая сигналов, я решил что разброс в 0.3 нс не будет критичен и развел так. Сделаю плату узнаю был прав или нет.