в active-hdl 6.3 делаю симуляцию vhdl-модели синхронной sram взятую с сайта alliance модель не работает у кого есть опыт работы с памятью подскажите что можно сделать

4etko simuliruetsya pamyat' dlya Xilinx i sgenerirovannaya CoreGen i vzyataya kak VHDL component(toje iz xilinx library) ne zabud' ukazat' v Flow Setting neobxodimuyu informaciyu(HDL synthesis, Implementation i DEVICE) problem ne bilo... A dlya kakogo device SRAM?

Я пользовался моделями от Cypress на 128 и 512кбайт (правда асинхронной). Все работало.