Здравствуйте.

Подскажите IUS, который лежит в закромах может симулировать совместные проекты написанные на Verilog-A(ms) и систем верилог.
Может кто может посоветовать простой симулятор для совместной симуляции аналового и цифрового верилога под винду или линух.

Спасибо