Развели мне 6-ти слойную плату.
В ней куча слепых отверстий:
TOP - GND, TOP - PWR, TOP - INT.

Есть также и сквозные отверстия TOP - BOT с удалёнными на внутренних слоях площадками.

Сначала была проблема - в полигонах ( copper pour ) на внутренних слоях не показывались "дырки"
от слепых отверстий ( естественно там, где они должны были бы быть ).

Посмотрел я как сделала дама, которая разводила мне плату данные отверстия:

VIA Style - COMPLEX

Width = 0;
Height = 0;

К сожалению, простановка Shape = No Connect
результата не дала, т.к. в PCAD написано, что это применимо только для Plane, а у меня везде
Copper pour.
Вообщем я сделал так:

Width = диаметру отв;
Height = диаметру отв;

И поставил галочку в Prohibit copper pour connections.
Всё стало показываться нормально и исчезли ошибки DRC по полигонам.

Единственное, что меня смущает - в GERBER файлах будут засветки на местах данных отверстий,
равные диаметру металлизированного отверстия.

Я понимаю, что эта проблема не нова, поэтому подскажите пожалуйста, если что не так сделал,
то как правильно это сделать.

С Уважением,
Игорь

Здравствуйте тезка.
Интересно было читать Ваш пост - сплошные догодки и домыслы.
Итак сначала вопросы и предложения. После будут и ответы.
Из сообщения:

интуитивно я догадываюсь что слой GND - вторй сверху после ТОРа, PWR - третий, INT - четвертый.
Я правильно догадался или чего либо перепутал? Понимание чредования слоев поможет мне дать Вам совет.
Далее. Если "VIA Style - COMPLEX" то кроме

там должно быть еще куча параметров. Ведь комплексный стиль описывает ПО на всех слоях, которые используются в проекте, а не только размер площадки в неизвестно каком слое, неизвестно какого диаметра, неизвестно какой формы.
Далее.

А почему, питание делалось куперпурами а не плейнами? ведь плейны намного удобнее и проще в разработке. Кроме того они ведь и заточены под технологию изготовления внутренних слоев.

Вы же побъёте питающие полигоны дырками там где их не должно быть. Какой тогда смыст в микровиа - ставте сквозные и не мучайтесь.

Теперь совет.
В опциях ПО (это когда нажимаете Options -> Via Style) есть кнопочка Modifi Hole Range. Вот ее и жмите.
Получите список типов ПО и для каждого из них картинку, которая покажет что с чем это ПО соединяет.
Для ПО которое между ТОРот и первым внутренним слоем выберете в параметрах Hole Range Layers: ТОР и (какой там у Вас второй слой?)... Аналогично для микровиа, которое с ТОРа на второй внутрений: ТОР, GND, PWR (если я правильно понял структуру слоев). Ну и т.д.
Возможно, когда Вы нажмете на кнопочку Ok, проблема исчезнет
Желаю успехов. Творческих в первую очередь.
Учитесь правильно задавать вопросы и будет Вам счастье.

Спасибо за развёрнутый ответ.
Насчёт сплошных догадок - я согласен.
Может быть сжато описал.

Теперь по порядку .
Вы правильно догадались. Структура слоёв такова:
TOP, GND, PWR1, INT, PWR2, BOTTOM
Слепые отверстия таковы:
TOP-GND, TOP-PWR1, TOP-INT.

Может быть я ошибаюсь насчёт plane, но судя по определению это сплошная область металлизации,
т.е. залита плоскость целого внутреннего слоя. У меня mixed signal system, питающих напряжений
только для FPGA штук 6, не говоря уже про питания для ADC, DAC, CLOCK и т.д. поэтому plane тут никак не приемлемы. Кроме того, исходя из рекомендаций фирм для правильного проектирования,
полигоны аналоговой и цифровой земли, аналогично и полигоны питающих напряжении не должны перекрываться. Иначе будет емкостная связь, перекрёстные наводки и т.д.
Насчёт Modify Hole Range - я про него знаю. Там всё сделано так как надо и показывается, как Вы и предполагали. А слепые VIA нужны для того, чтобы выйти из под FPGA. Сигналов море.
К сожалению только сейчас мне попалась статьи-рекомендации, типа шаблона, как осуществлять выход из под FPGA. Я бы тогда даме, которая делала разводку - это подсказал.
Вообщем плата уже заказана.

Не надо так категорично. Plane намного удобней и здесь. И если на слой Plane нужно разместитьь несколько областей для различных земель или питания он легко делится на данные области

Я правильно понял что слепые на самом деле вот такие:
TOP-GND
TOP-GND-PWR1
TOP-GND-PWR1-INT

Вообще лучше так не делать. Три типа глухих отверстий, и все со слоя Top - нехорошо.
Вы не читали вот эту статью?
http://www.pcbtech.ru/doc/docs/pcbtech_blind_buried.pdf

С уважением,
Александр Акулин

Как все запущено .
Дама которая разводила Вам плату - не конструктор, она просто платчик - человек способный пускать связь от пина №А до пина №В.
Плату Вам придется переразводить, или же стоимость ее будет настолько велика (вследствии нетехнологичности), что Вы (или производитель) не захотите ее делать.

Тут Вы действительно ошибаетесь. В плэйнах можно делать очень многое: размещать вырезы, другие плэйны, сигнальные цепи и т.п. Вполне возможно, что для запитки Вашего FPGA достаточно было бы одного слоя питания и одного земли. Просто их грамотно использовать. Плюс пространство в миксовых сигнальных слоях.
Вот к примеру виды шестислойной платы, на которой вообще нет микровиа: Пример - смотрите мой последний пост. Хотя и питаний там порядком (в том числе и на FBGA, и на PBGA), и другие параметры - тот еще случай.

Теперь давайте представим структуру такой платы. Честно говоря вот так, сходу, и не придумаешь толкового стекапа для такой конфигурации.
Первое что пришло на ум (смотрите рисунок под именем 6Layer4viaBad.jpg).
Изготавливаться плата будет примерно так: сначала берем двусторонний ламинат (толщины 35/300/35 мкм) на котором будут сформированы рисунки будущих слоев INT и PWR2. Прокладываем препреги сверху и снизу, добавляем фольгу (пусть это будет фольга 17 мкм), прессуем. Формируем рисунок слоя PWR1 (который над слоем INT), делаем лазером сверловку с PWR1 на INT, осаждаем медь (25 мкм для качественной металлизации). После осаждения толщина слоя PWR1 составит около 42 мкм. Аналогичная толщина будет на самом нижнем слое, который станет впоследствии BOTTOMом.
Для качественного соединения полученных микровиа с последующими отверстиями их необходимо заполнить металом - операция достаточно дорогостоящая.
Далее фомируем слой GND. Кладем (теперь только сверху) препрег, потом опять медь (тоже 17 мкм), прессуем (вторая операция прессования). Опять сверлим микровиа, травим рисунок, металлизируем (толщина слоя GND около 42 мкм, слоя BOTTOM - 67 мкм), заполняем микровиа медью - получаем соединение GND-PWR1 и GND-PWR1-INT (там где вновь полученные микровиа легли поверх уже изготовленных).
Осталось последнее - изготовить слой ТОР. Повторяем процесс: прокладываем (опять только сверху) препрег, опять медь (17 мкм), прессуем (третья операция прессования - во внутренних слоях препрега, которые прессовались в самом начале, уже начинають протекать деструктивные изменения материала). Опять сверлим микровиа, травим рисунки слоев ТОР и BOTTOM. Обратите внимание на торщины меди в верхнем слое и в нижнем - они очень разные. Значит процессы травления будут идти по разному - тонкие слои меди уже начнут перетравливаться, а толстые - недотравливаться. Соответственно получим большой выход брака. Сверлим лазером последние микровиа и механически сквозные. Снова металлизируем (толщина слоя ТОР около 42 мкм, слоя BOTTOM - 95 мкм), получаем соединение ТОР-GND, ТОР-GND-PWR1 и ТОР-GND-PWR1-INT.
Общий итог - несиметричный стек слоев, неравномерная толщина меди, много избыточных и дорогих техпроцессов, большой процент брака еще на стадии прессования, большие отклонения ширины проводников на внешних слоях.
В общем плата "тяжелая" технологически и стоить должна - даже не представляю сколько.
Возможен и другой вариант - с комбинацией методов сверловки (смотрите рисунок под именем 6Layer4viaBad2.jpg).
Его я комментировать уже не буду, но и он имеет кучу особенностей.

Беда ....
И что на это сказал производитель? В какую сумму обошелся дециметр?
Думаю все можно было сделать проще.
А Вы не задумывались, что Вам скажет технолог на мотаже об этой плате, даже если ее и смогут достаточно качественно изготовить?
Один мой коллега паял нечто подобное, но на чуточку большем количестве слоев - после пайки образовались обрывы микровиа.
Я вас не пугаю, просто предупреждаю.
С наилучшими пожеланиями
Игорь.