Есть 16-бит данных (примерно, вместе с тактовой), тактируемых частотой 60МГц которые необходимо передать по LVDS (желательно по одному каналу) + принять такой же набор.
С LVDS работать до сих пор не приходилось поэтому возникло масса вопросов. Доводилось использовать первые циклоны, но как я понял 1Гбит они не вытягивают. Третьи циклоны вроде держат 875/840 МБит/с, что тоже не дотягивает.
Какие FPGA позволят выжать 1Гбит/с? Причем выводов надо максимум штук 40, поэтому большие BGA крайне не хочется использовать. И по сериализации - в даташитах (на первые/вторые циклоны, страйтиксы) описано, что используются сериалайзеры максимум для 10-битного потока. 16-бит получится передать? Или все же надо делить на 2 канала?

Что скажете/посоветуете по данной теме?

Что вам мешает использовать готовые решения LVDS Serializer/Deserializer?
DS92LV16TVHG как пример.

или TLK1501 от Texas

Насчет готовых - это идея.
Кстати проясните как будет идти сигнал тактирования (60МГц в моем случае) относительно принятых (десериализованных) данных? Т.е. по его фронту эти данные нормально принимаются?

TLK1501. Для передачи - клок 60MHz на TLK вместе с данными до 16bit (еще есть два сигнала TX_EN и TX_ER, которые необходимо сформировать). При приеме сериальных данных TLK восстановит из потока клок (60MHz) и вместе с данными отдаст наружу (также RX_DV и RX_ER). Все клоцируется по переднему фронту. Клок для передачи и клок при приеме - два разных клоковых домена, но частота одна.

Могу сказать про альтеру, что железяки с приемом загигагерцового LVDS слишком дороги. Это нужен как минимум stratix, причем gx. Поддерживаю предыдущих ораторов, гораздо дешевле будет использовать внешние SerDes. Сам для схожего проекта использовал TLK2201 от TI - мин не обнаружено.

На этот случай у Altera есть относительно недорогие Arria GX

В разных проектах мы пробовали с LVDS оба варианта - и в ПЛИС, и внешний SERDES. В итоге, вариант с внешним SERDES используем чаще - плюсы очевиды и описаны выше.