Здравствуйте!
Вопрос такой:
Встречалось ли Вам устройство, реализованное при помощи Xilinx, Virtex - II, которое бы делило поток данных (500-1000KHz) на 8 каналов.
Полная версия этой страницы: Деление потока данных на 8 каналов.
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор
Вообще то в реальности я с такими устройствами не встречался, но эту проблему, как мне кажется, можно лего решить.
Возьмем условие что входной и N выходных потоков будут одноразрядными. (Для нескольких разрядов ничего не изменится!) Тогда по сути это сдвиговый регистр, в который заносится N - разрядов, и после полного занесения из него читается в триггера каждого из N каналов, далее опять занесение в регистр N разрядов и т.д.
Возьмем условие что входной и N выходных потоков будут одноразрядными. (Для нескольких разрядов ничего не изменится!) Тогда по сути это сдвиговый регистр, в который заносится N - разрядов, и после полного занесения из него читается в триггера каждого из N каналов, далее опять занесение в регистр N разрядов и т.д.
Встречалось устройство,которое делило поток 60 Мб/с на 26 каналов,которые были собраны в 3 группы с разными скоростями.
Цитата(Mad Makc @ Apr 27 2005, 10:06)
Встречалось устройство,которое делило поток 60 Мб/с на 26 каналов,которые были собраны в 3 группы с разными скоростями.
Спасибо. Но нужно именно 8 параллельных каналов. Да и поток данных до 1 GHz.
Цитата(DLR @ Apr 27 2005, 08:55)
Вообще то в реальности я с такими устройствами не встречался, но эту проблему, как мне кажется, можно лего решить.
Возьмем условие что входной и N выходных потоков будут одноразрядными. (Для нескольких разрядов ничего не изменится!) Тогда по сути это сдвиговый регистр, в который заносится N - разрядов, и после полного занесения из него читается в триггера каждого из N каналов, далее опять занесение в регистр N разрядов и т.д.
Возьмем условие что входной и N выходных потоков будут одноразрядными. (Для нескольких разрядов ничего не изменится!) Тогда по сути это сдвиговый регистр, в который заносится N - разрядов, и после полного занесения из него читается в триггера каждого из N каналов, далее опять занесение в регистр N разрядов и т.д.
Спасибо!
Возможно ли смодулировать это устройсво в "Xilinx Foundation"? Или лучше использовать System View (или другую подобную)?
Если входной поток данных битовый, то обратите внимание на семейство Virtex-2pro (можно взять самую младшую из ПЛИС XC2VP2 - в ней нет встроенного процессора Power PC), в котором есть скоростные приемопередатчики "Rocket I/O" (до 3,2 Гбит/с). Внешний интерфейс у них последовательный, а внутренний (внутри ПЛИС) - параллельный.
Ширина внутренней шины варьируется от 8 до 64 (в зависимости от конфигурирования блока). Разобраться с таким (получившимся после преобразования) потоком данных на параллельной шине - дело техники.
Использование его должно решить вашу проблему.
Думаю, что все у вас получиться.
Ширина внутренней шины варьируется от 8 до 64 (в зависимости от конфигурирования блока). Разобраться с таким (получившимся после преобразования) потоком данных на параллельной шине - дело техники.
Использование его должно решить вашу проблему.
Думаю, что все у вас получиться.
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.