Итак, рисунок самой BGA:
Нажмите для просмотра прикрепленного файла
Хочу уложиться в 6 слоев.
1 сигнал
2 сигнал
3 земля
4 питание
5 сигнал
6 сигнал
Пришел к следующим заключениям, зазоры/ширина линий на сигнальных слоях 0,1мм, иначе я даже до второго ряда с внутреннего слоя не доберусь , обязательно microVia (тут целая история) 0,1/0,2.
Получается, что на первых двух слоях я доберусь только до двух первых рядов пинов.
До остальных двух, нужны микропереходы с 1-го на 5-тый слой, такое вообще можно изготовить?
Может какие соображения у кого по этому поводу возникнут.

Хотя ... я не учел что микропереходы для 1-го слоя не нужны, почесав репу решил сменить конфигурацию слоев на следующую:
1 сигнал
2 сигнал
3 сигнал
4 земля
5 питание
6 сигнал
При этом потребуются два вида микропереходов 1-2, 1-3.
Ориентировочное волновое сопротивление получается в пределах допуска, единстввенно, я не знаю "распространенных" толщин препрега (ставлю 0.127), подскажите плиз.
Еще, диаметр microVIA 0,1мм не слишком маленький?

Трассы я бы поставил шириной 0.075 (3 mils). Микропереходы через слой (типа 1-3) не делают, насколько я знаю.

В 3-х милсах особого резона нет ...
Насчет комбинаций микропереходов, есть непонятный момент, вот здесь http://www.pcbtech.ru/mainframe.php?sectio...ed_hk@recommend приводят варианты переходов (в том числе 1-3) и тут же говорится про недопустимость 1-3

Еще там же говорится про минимальный диаметр микроперехода 0,3мм!!! (этож какой лазер надо ), может опечатка, уважаемый PCBtech, прокомментируйте плиз.

вопрос конечноо не ко мне , но выскажу свои соображения...

- если еще и импеданс согласовывать, то резон есть, в первом слое 0,075мм, в следующем 0,1мм

- а с первого на третий слой делают переходные по технологии с контролируемой глубиной сверления, но наши производители ПП не советуют использовать эту технологию из-зи проблем изготовления (что-то там со смачиваемостью - нужны какие-то ухищрения для металлизации этих отверстий)

Насчет слоев:
Насколько я знаю, такая конфигурация недопустима, т.к. не все сигнальные слои имеют опорные планы. Как Вы будете считать дифф.пары (если они есть) или волновое сопротивление на верхнем слое?
Я бы поставил
signal
power
signal
signal
power
signal

Потом Вы не указали размер используемой контактной площадки. И что за микруха?

2 Vlad-od
Волновое в пределах допуска из референса на процессор.
В моем случае (с ростом толщины диэлектрика), наоборот надо толщину трассы увеличивать ...

2 Rex
Все допустимо ... просто уровень наводок будет больше ...

3.14

Это я и имел в виду.

У ксайлинкса на 0.5мм следующий конфиг (мм):

пад - 0.27
виа - 0.27\0.15
зазор - 0.13
вскрытие в маске - 0.08
Если сократить зазор до 0.1, то виа можно сделать 0.3, а это уже гуд.

Может, взять 8-слойку и сделать такой стек?

GND
signal X direction
signal Y direction
PWR
GND
signal
signal
GND

Так будет получше и с импедансами, и со всем остальным.

А насчет микропереходов - у вас шаг BGA какой? 0.5?

Вот на этом сайте есть информация, которая вас интересует.
http://www.ats.net/en/index.php/Technology...PWB+Layout.html
А вообще по поводу различных нюансов нужно обращаться к производителю печатных плат, так как у каждой фирмы свои требования.

Ага, не прочитал тему - теперь вижу, шаг 0.5
Мне кажется, что удобнее всего тут будет разводить так:
8 слоев, полигоны 1,4,5,8, сигналы 2,3,6,7
первый ряд выводится через микровиа 1-2 напрямую во втором слое
второй ряд через микровиа 1-2 между площадками во втором слое
третий ряд - через микровиа 1-2, стеком на микровиа 2-3, в 3-м слое
четвертый ряд - через микровиа 1-2, стеком на 2-3, и там уже будут каналы в 3-м слое
пятый ряд - через микровиа 1-2, стеком на 2-3, вовнутрь BGA-корпуса и через сквозные via в слой 6
Можно еще скрытые отверстия добавить 3-6.
Ну, это если по максимуму развернуться, и если нет свободных пинов на BGA вообще.

Есть и попроще вариант, с 1 видом микровиа, и с 6 слоями, но надо посмотреть, сколько у вас свободных пинов, и вообще посмотреть проект живьем.

Глубина микровиа 1-2 в данном случае 65-70 мкм, не более.

http://www.pcad.ru/forum/46352/
О чем договорились не понятно, но здесь он под тем же ником и часто появляется.

Итак, оставим пока импедансы, разница в 10 Ом не фатальна для шины.
На данный момент у меня даже из 4 сигнальных слоев один будет практически свободным.
Поэтому не вижу большого смысла в 8-ми стлоях, это пока прототип и чем больше сигналов будет наруже тем больше шанст исправить возможную ошибку схематики (в разумных пределах конечно).
Делаю вывод, что микровиа можно составлять стеками, т.е. переход с 1-на 3-тий слой (по моему стеку, 1-2-3-GND-VCC-4) возможен.
Нужно уточнить диаметры микровиа и толщины препрега, так же из вышесказанного и приведенного сделал вывод: микровиа 0.1/0.3 и препреги 0.07 вполне приемлемы (?).

Еще, толщина препрега должна ведь какому то ряду толщин соответствовать, можете уточнить?

А вы у нас на семинаре по микровиа в прошлую среду не были?

Нет

Давайте так. Если Вы у нас соберетесь делать эту плату, то обсудим стек и рекомендации по проектированию по email или скайпу. Даже лучше не со мной, а с нашими инженерами.
А если в другом месте, то я бы не хотел давать рекомендации "общего вида".
Наша основная рекомендация - "перед началом проектирования проконсультируйтесь со своим поставщиком плат, а также с монтажным производством". :-)

А так - давайте я вышлю Вам слайды нашего семинара, там есть некая "общая" информация.

Понятно, заказывать печатку буду не я и заказывать будут скорее всего не в России, производитель неизвестен, поэтому я и пытаюсь применить наиболее распространенные технологии (например, без зазоров в 75мкм и экстра класса гарантийные пояски для VIA) ...

1. Без зазоров 75 мкм во внешнем слое 2 ряда BGA никак не страссировать.
2. Стековые микровиа - это не очень распространенные технологии. Лучше тогда делать ступенчатые микровиа (staggered).
3. Если проект будет серийным, то есть определенные вещи, которые надо учесть при проектировании.

Что с точки зрения производственного процесса проще (и в потенциале дешевле):
1) зазоры 75мкм, при этом все линии 100мкм
или
2) зазоры 87мкм, линии 100мкм, а отводы от BGA 75мкм
Склоняюсь ко второму варианту ...

Ответ с производства:
3.5 mil space with 3 mil trace is better.
то есть рекомендуют второй вариант. Только учтите, что фольга будет 9мкм+plating во внешнем слое, и 18 мкм во внутренних слоях.

в, общем , всё только небесные пряники...ожно простой вопрос))) ?
я позабыл для чего делают " капельки" на ПП у выводов BGA ?

Можете картинку показать? Что Вы имеете в виду под капельками?

Если я правильно понял, это Teardrop-ы, они обеспечивают две вещи - облегчение рентгеновского контроля смачивания (по остатку припоя на них) и увеличение надежности адгезии площадки к препрегу.

Честно говоря, ни разу не видел, чтобы кто-то делал teardrop на контактах BGA. Поэтому и попросил картинку. Давайте лучше подождем ее.

Это легко исправить:
Нажмите для просмотра прикрепленного файла

Тогда это только для прочности. Для контроля делается некруглая площадка.

Получился проект? Проблемм не возникло с покрытием/трафаретом/пастой. Как это под рентгеном выглядит?
Где собирали?

Не так часто как хотелось бы.
Закончилось все просто. В виду того, что все задумки схемотехников (в схематике устройства было предусмотрено много всего - на всякий случай) реально приводили к неизбежности применения стеков: 2-4-2 (восьмислойка со ступеньчатыми или стековыми микровиа + скрытые) или 1-8-1 (десятислойка с микровиа и скрытыми переходными), что сказывалось на стоимости платы, руководство приняло волевое решение - убрать все лишнее. Результат был такой - если изначально все компоненты еле-еле умещалось на плате (размер конструктива был жестко предопределен), то после корректировки схематика вполне обошлись 6-и слойной платой со стеком 1-4-1 с микровиа и без скрытых переходных. Уменьшение слойности стало возможным после того как появилась возможность тянуть связи по ТОР и ВОТ. Применение микровиа было обусловлено только необходимостью развести мелкий BGA.
Очень быстрых цепей на плате не было, просто быстрые - были коротки, потому контролем импеданса не заморачивались. Плэйновых слоев питания не было. Все питающие цепи шли полигонами в сигнальных слоях.
В общем, с трудом, но в шесть слоев влезли.
Опытные образцы заработали, судьба сериии мне не известна.

Могу поделиться своим опытом для всех интересующихся.
Разводил проект двух плат: плата с процессором ставится на плату с обвязкой. В основе процессор S3C6410, FBGA424.
По требованиям заказчика уложился в 6 слоев, с одним типом несквозных отверстий под лазер прямо в площадках микросхемы на первый внутренний слой.
Внутренние слои: сигнальный1 - питания - земли - сигнальный2.
Минимальный проводник - 85 мкм, минимальный зазор - 95 мкм, переходное отверстие - 150 мкм, площадка - 400 мкм.
Выравнены длины шин адреса, данных и др. с точностью +/-10%.
Согласовано с производством структура слоев.
Работа была крайне интересная, сначала сомневался, что возможно развести.

если не секрет каким инструментом Вы выравнивали длины проводников?

Хоть я и не vicnic но предположу что скорее всего руками. В пикаде никогда средств для выравнивания не было. А сглаженные углы змеек это инструмент Route -> miter + галочка в Options Configure -> Route -> Tangent arc.

Ant_m был прав: выравнивание делал вручную. Вообще, это не самое сложное в проекте: сначала просто развел линии, как развелись, потом сравнил все длины и посмотрел, во что можно упереться (меньше какой длины никак нельзя сделать) и выравнивал. Просто для представления относительной сложности проекта:
размер платы 72х45 мм, компонентов 110, цепей 202. Длины цепей шин данных, адреса и синхронизации уложились в 50...80 мм, были разбиты на 3 группы, для каждой группы свои условия выравнивания (точность выравнивания 3...10%)

спасибо, кропотливый труд...
ато я думал новый пикад (у меня 2004) или внешняя тулза.