Попробовал перенести кое-как работающий проект со Спартана на Циклон. Естественно, не заработало.
Попробовал прогнать симулятор из Quartus и выяснил, что я не могу понять, как симулятору скормить тот testbench на Verilog, который у меня был для Xilinx. Waveforms как задавать - нашёл, а как тестбенч задать - не нашёл.

Явно что-то не заметил, но Quartus для меня вещь новая и по поведению от Xilinx ISE отличающаяся.

в квартусе не modelsim, а собственный простенький симулятор. ставьте modelsim-altera и в нем запускайте свой тест.


мистика... с точки зрения hdl абсолютно все равно во что синтезировать. Естествннно, что платформо-зависимые узлы надо переносить ручками.

Что-то у вас солянка сборная получилась - и Quartus, и ModelSim-Altera... Это оччень разные вещи, и разные тулзы. В квартусе Вы можете моделировать только пост-P&R. В моделсиме можно моделировать на любом этопе разработки - от hdl-исходника, т.е. алгоритма, до постсинтетического нетлиста и пост-P&R, т.е. конкретной реализации (если, конечно есть соответствующие скомпилированные библотеки).
Вы где хотите моделировать? Если в моделсиме, то надо писать тестбенч. Насколько я понял, Вы имеете опыт моделирования для Xilinx, значит знаете как тестбенч на hdl-е пишется.
Если же в квартусе, то там писать тестбенч не надо. В симуляторе квартуса добавляете интересующие Вас сигналы - входные, выходные и внутренние. С последними дело особое, поскольку синтезатор квартуса может половину из них оптимизировать, переименовать и т.п. Входные сигналы проще всего нарисовать врукопашную.

А я, собственно, в modelsim-altera и пытаюсь. И как ей задать стимулы не через waveform - пока не понял. Может быть положить testbench как top-module и просто выключить в нем синтез?
Это правильный путь?

Насчёт мистики - сам так думаю, но в то, что вижу своими глазами - верю.
Скорее всего всё связано с subj - это мой первый опыт и сделать что-то так, что оно перестаёт работать при любом изменении - я вполне мог.

"Опыт" с тем, что проект симулируется нормально в behavioral, нормально симулируется в post-place and route, но просто-напросто не работает в кристалле - у меня уже есть. Вывел внутренние сигналы на диодики - и с ужасом увидел, что система находится в состоянии, в которое просто никак не может попасть... Одна FSM "зависла" в состоянии перед тем как сбросить другую, а другая - оказалась _уже_ сброшена. Ну не бывает такого, но факт.

Но это так, лирика, вопрос по существу: я правильно понял, что SignalTap альтеровский в комплекте к web-edition от Quartus не идёт?



Quartus из себя вызывает Modelsim-altera. Внутреннего симулятора я в нем не нашел, пришлось добывать вот этот моделсим и прикручивать к квартусу.
Testbench у меня есть, я им пользовался для Xilinx. Что не понимаю, так это как его задействовать.
В Xilinx ISE - я просто регистрировал его в Behavioral simulation как top-module - и все.
А здесь (в Quartus -> ModelSimAltera) в качестве источника стимулов только wavaform'ы предлагают.

Ну не верю я, чтобы нельзя было testbench ему дать. И явно это как-то просто делается. Но все tutorial'ы к квартусу - рассказывают как работать со schematic и тестировать с waveform.


UPDATE:
Всё, осознал, там действительно вызывался встроенный симулятор, а не Modelsim-Altera.

А ModelSim'у скормить testbench я смогу. Спасибо за пинок в нужном направлении.