Ситуация следующая:
Проект на CycloneII. На GlobClk подаётся частота 125 МГц и данные (с микросхемы восстановления тактов). Далее эта частота тактирует два никак не с связаных узла внутри ПЛИС. Каждый узел в отдельности работает нормально, но при запуске обоих узлов они ведут себя не адекванто (именно не адекватно - на их выходе то, чтего быть не должно). Проблему решил следующим образом, подал вместо 125 МГц - 62,5 МГц (Микруха восстановления тактов потдерживает два режима тактирования- по одному и по двум фронтам) и умножил частоту в PLL на 2. Всё заработало!!!
Но вот проблема повторилась с тем же ПЛИС но другой микросхемой восстанавления тактов(проетк тоже другой, частота таже), а она по двум фронтам не работает и решение с PLL не подходит(да и нет свободных).
Может кто нибудь сталкивался с подобной ситуацией и знает причины возникновения этой проблемы?

Упреждая вопросы:
1 FastInputReg использую
2 Quartus пишет, что максимальная частота клока - 165 МГц
3 загруженость ПЛИС - 80%

Буду благодарен за любые предположения, но прежде всего интересуют мнения людей, столкнувшихся с подобной проблемой.

смотрите результаты анализа по timequest
сообщение о максимальной частоте не показатель

Это что такое и где это смотреть?

И ещё, для некоторых путей TimingAnalyzer в графе Actual fmax пишет не просто значение, а фразу
Restricted to 163.03 MHz ( period = 6.13 ns )
что бы это значило?

Сам лично с такой проблемой не сталкивался, но можно предположить, что когда на одну тактовую сажаются два блока, то для клокового буфера просто не хватает мощности чтобы "вытянуть" тактовый сигнал при работе на суммарную емкостную нагрузку. Фронты могут заваливаться.
Попробуйте задействовать второй клоковый домен, подключив клок дополнительно к еще одному глобальному пину, либо внутри ПЛИСины ручками через буфер. Либо ройте настройки Quartusа, к сожалению нет под рукой, не могу более точно сказать.

Было такое предположение, но если это так, то получается, что клоковый буфер работает некоректно.

Надо будет попробовать, если выход Clk потянет два клока.

Использую в Cyclne2 - вход клок 155мгц и бит данных, полёт отличный. Клок как и у вас завёл на дедикейтед клок вход. Для максимальной устойчивости сделал так :
1) В опциях переключил на Таймквест вместо классического временного анализатора.
2) ввёл один промежуточный входной однобитовый тригер в проект на верилоге.
3) Воспользовался рекомендациями SM и в файле .SDC укузал для входного сигнала данных максимальную задержку равную нулю.
Вы можете сами поиграть с насторйками таймквеста, но это оптимальная настройка, т.к. регистр входной располагается непосредственно во входной ячейке. Задержка получается около -1.3 нс (минус 1.3) .
Все результаты лучше вначале смотреть в планере - там разрисовываются все расчётные задержки. Затем только пробовать в железе.
Так как сейчас у вас сделано - у меня задержка данных относительно тактов компилировалась от +3 до +9 нс. Проект тоже около 80% ...
Ну и способ для ленивых - пробовать крутить SID - это цифорка в опциях компилятора(fitter). Может помочь, но для серии не годится.
И ещё очень любопытно , вы используете - SMII или GMII ?