Есть система в которой видео 8 бит RGB (8 бит multiplexed, i.e. R -> G -> , синки и клок, т.е. в сумме 12 сигналов. 8-битный rate (clock) = 26-27 MHz.

Нужно вывести данное видео наружу, кабель длинной примерно до 2-3 метров (может быть короче но не длиннее) на внешнее устройство.
Проблема в состоит из нескольких аспектов:
1. В самой системе есть довольно плотно-набитые жгуты проводов, добавление еще 10-12 проводов между бортами к коннекторам проблематично.
2. Передача 8-битной даты + синки и клок по кабелю на несколько метров - тоже мне кажется не серьезной.

Посему обратил взор на LVDS/SERDES. С последними дела не имел, сейчас настало время начать разбираться. Пока не осознаю разницы между LVDS и SERDES...
В системе конечный видео поток проходит через CPLD (Lattice) где формируется из 16 битного RGB в 8-битный серийный RGB, но к сожалению данный CPLD не содержит LVDS/SERDES facilities.
Посему внешниее решение.
Глянул на LVDS чипы National - у них как минимум 18-битные под RGB. Mapping входов на LVDS выходы по datasheetу говорит что несмотря на то что мен нужно передавать всего 8-битный поток данные а не 24-битный, все-равно придется с ними использовать все более одного LVDS канала данных, т.е. в сумме 3 а то и все 4 канала LVDS выхода. В сумме дает 8 проводов, + 2-4 линии земли. Т.е. выигрыш по сравнению с прямым подклучением получается совсем не большой.

Вопрос в том, есть ли чипы LVDS/SERDES transmitter/reciever на 8 бит видео ? Т.е. например 8 бит по одному каналу (2 провода), + еще один канала синков/клока ?

Какая разница между LVDS и SERDES ?

Можно использовать 2 канала LVDS (они по 7 бит), при этом будут задействованы 3 пары: 2 данных + клок. Выйгрыш получится изрядный.

Обратите внимание на Texas SN65LVDS1023 как раз 10 бит по 1 паре LVDS.

Разница: LVDS - это физическое описание сигнальной линии, SERDES - это функциональное устройство - сериализация параллельного кода в последовательный с последующим восстановлением. SERDES можно и на TTL сделать.

Здесь, похоже, 11 сигналов за вычетом клока остается

А можно ещё стандартный 100Mbit ethernet PHY-трансивер через MII подключить..

Эээ.. Нет.. Если: "8-битный rate (clock) = 26-27 MHz", то только 1000TX+GMII, а это уже дорого..

Пардон..

Спасибо.
Конкретный чип Nationalа который смотрел разбивает каждые из его 3х входных 8-битных шины на 2-3 LVDS канала, т.е. например часть бит байта передается по первому каналу, вторая часть по другому.
Плюс отдельный канал на синки и клок (или даже для клока свой отдельный канал тоже).
А..стоп...прочитал более внимательно ваш ответ, имеется ввиду что LVDS каналы - 7-ми битные ?
Тогда понянто почему байт разбивается на 2 канала.
Но те чипы вроде требуют отдельного канала на синки и/или клок. Т.е. 2 канала данных, + канал синков + канал для клока (если его нельзя передать по каналу синков), т.е. в сумме 8 проводов (не считая земли).

Было-бы идеально ограничиться 2-3мя каналами (4-6 линий не считая земли)...

Клок передается отдельной парой, от него будут тактироваться ФАПЧ передатчика и приемника, его же Вы получите в целости и сохранности на выходе. Данные + синхронизация (уже без клока) укладываются в два семибитных канала. Итого: 3 пары.

Ага, спасибо, т.е. 6 сигнальных линий.
А сколько нужно земель в данном случае ? Т.е. нужно ли по 1 земле на каждую пару ?

Если будете использовать плоский кабель, то желательно 4 земли (по краям и между парами).
Рекомендую ознакомиться с LVDS Owner's Manual от National.

А мне вот, любопытно, почему не использовать ITU-R BT656?
Там ведь, по стандарту, "синки" можно передавать в том же потоке, что и RGB..
И там же описан "Bit-serial interface"..

Шутите? А почему бы тогда не ПЦТС?

Не понял, в чем юмор?.. Цвет, правда, не был указан..
Но вообще-то, ITU-R BT656 - это стандарт на "интерфесы для передачи цифровых компонентных видеосигналов в 525/625-строчных телевизионных системах с цветом 4:2:2".
Не обязательно строго придерживаться стандата, но можно воспользоваться "схемой" передачи
синхроимпульсов.. Если, конечно, речь шла о кадровых и строчных синхроимпульсах..
Короче, суть идеи в том, что когда идут синхроимпульсы, сигналов RGB нет, а значит, можно применить
временнОе уплотнение по схеме из стандарта R656. Так что, не шучу..

Вообще-то в первом посте написано, что это мультиплексированный RGB для LCD.


И поиметь кучу логики на пустом месте из-за трех проводов?

Извините, но 656 здесь подходит как корове седло. Серьезно думал, что Вы шутите.

Господа, все правы, замечание насчет BT656 было кстати, как и факт невозможности его применения в данном случае к сожалению.
Часть системы действительно работает на BT656 с embedded sync codes, я сам немало работал и в прошлом с данным стандартом, в том числе и в студийном оборудовании (правда да 10 бит на цвет). Оно-бы действительно съэкономило нам целый канал. НО, увы, выход с которого доступен stream в системе для внешнего вывода - RGB с отдельными синками и обратно конвертировать это в BT656 в CPLD нет возможности. Посему придется остаться с внешними синками.
Да и конкретный TFT на который ориентирован интерфейс не поддерживает format YCrCb да и вообще BT656ץ

Пардон, а можно ткнуть носом, где упоминается про LCD?
Так ведь уже стоИт CPLD, в ней всю логику и поиметь..
Возможно, но я пока, пока этого не прочувствовал..Возможно, что-то упустил..
Нет, не шутил, как раз было любопытно..

Так я Вам и не предлагаю конвертировать RGB в YCrCb. Я предлагаю ограничить значения величин R,G,B диапазоном: 1-254. Тогда, так же как и в стандарте, Вы сможете передавать SAV, EAV в том же потоке, что и R,G,B. Ессно вместо Y,Cr,Cb в потоке будут передаваться R,G,B.
Ну это всё - просто идея, решать - Вам.

Хмм, это в приципе может быть идеей, но поток уже готовый и сформирован для внутри-системного дисплея. Его-то (данный поток) мне и нужно будет брать, на его переделку нет возможностей (система готова, отработана), просто брать то что дают.. . Посему вставлять SAV, EAV в CPLD нет возможности, увы..

Про LCD погорячился, хотя он действительно присутствует
Впрочем, не все ли равно, кому эти данные предназначаются.


Это я о физическом уровне. По логике все нормально, только несколько громоздко.


Если уж так хочется сэкономить: почему бы не урезать цвет до 7-и (или даже 6-и) бит и использовать SERDES'ы с 10 бит на канал?

А.. Ну и ладно.. Просто мне показалось, что если в CPLD разбирают 16-битный цвет 5R-6G-5B, на 24-битный цвет 8R-8G-8B, то там же можно и добавить SAV и EAV. Благо, 6-битные цвета по любому влезут в диапазон 1-254.. Ну, а если нет, так и нет..

Да, в CPLD сидит маленькая state machine которая разбивает 16 битную дату на 8-битный поток, но максимальная эффективная глубина данных остается 6 бит (на зеленом). Т.е. в принципе, как и было предложено, можно брать эти 6 бит, на них садить данные (добавляем по нулю в LSB красного и синего), остальные 3 бита добавляются к 6и и тогда все втискивается в один 10-битный канал + второй канал для клока и того 4 линии (не считая земель).
Проблема в том что не вывести из CPLD доп. потока, нужно все сажать на то что идет на внутренний дисплей.

Так речь идет не о выводе дополнительного, а о выбрасывании лишнего! Какие тут трудности?

Хмм, да, действительно...чей-то я затормозил... Тогда такое решение возможно будет реалистично...(хотя и придется "штопать" serializer на борд...)
А как они по питанию (serializer) ? Жрут много ?
Какие стандартные кабели для LVDS ?
Есть ли конкретные рекомендации подводки линий канала внутри системы (от борта до коннектора, примерно 15-20 см) ?
Я так понимаю data rate канала при 6 битах данных + 3 синка и 27 MHz клока будет 27 * 9 = 243 Mbps, я ошибаюсь ?

Не проще ли: V (1-bit)+H (1-bit)+RGB (16-bits)=18-bit упакованных => LVDS,
а распаковывать: 16-битный цвет 5R-6G-5B, => 24-битный цвет 8R-8G-8B, уже на приемной стороне?

Тут нужно: V + H + DV (Data Valid, 1 bit), т.е. 3 бита синков (не считая PCLK). Кроме того физичеки нет подхода к 16-битному поотоку ибо он есть выход с CPU и вход в CPLD. Оба последних - fine pitch BGA, нет возможности подсоединиться физичеки как и нет возможности вывести наружу из CPLD.
Посему остается: V + H + DV + 6-bit data = 9 bit -> 1 channel LVDS, плюс еще один канал на PCLK и того получаем 4 линии не считая земель..
Эти 6 бит данных, 3 синка и клок физически выводятся на flat cable внутри-системного дисплея, откуда и их можно снять...(нужно только убедиться такое "снятие" не перегрузит сигналы)

В районе 100мА. Нужно смотреть DS на конкретный кристалл.


В LVDS Owner's Manual описаны.


Нет, множитель будет зависить от SERDES'а.

У National есть и такая красота. Embedded clock, одна пара на все.

Спасибо, сейчас смотрю их datasheets.
Насколько я понял, кaждому serializer chip нужен свой deserializer ? T.e., вне связи с данным чипом, означает ли это что делая делая serializer на конкретном чипе нельзя его принять встроенным FPGA SERDESом на другой стороне ?

Насчет конкретного чипа, его compression rate = 24 + 4 доп. служебных бита на каждый входной клокт.е. имея клок 27 MHz, т.е. LVDS rate = 27*28 = 756 Mbps ? Огого....надеюсь на 2 метра потянет без спец. ухищрений...

Интересно нет ли подобных чипов с embedded clock на меньшее кол-во входов (меншьее compression) ?

Почему нельзя? Можно.


Возможно есть. Гугл в помощь.

Да, проверяю. National вроде предлагает 10-входовые (compression 10:1) с embedded clock...