24 июня Международный форум по средствам проектирования электроники (EDA). Организаторами и спонсорами Московского форума выступили компании Mentor Graphics, Xilinx, Altera, The Mathworks, Мегратек и другие. На пленарном заседании выступил вице-президент компании Mentor Graphics, господин Ханнс Винделе. В своем докладе он проанализировал пепрспективы развития мировой EDA-индустрии на ближайшие годы и оценил рынок EDA как один из наиболее перспективных. Особое внимание в его докладе было уделено влиянию демографического фактора на эволюцию данной отрасли. Далее участникам форума были предложены технические презентации по таким направлениям как системный и RTL уровень проектирования СБИС с малой потребляемой мощностью, усовершенствованные методы функциональной верификации СБИС, проектирования высокопроизводительных систем на печатных платах и ПЛИС, физическое проектирование и верификация СБИС. Презентации были сделаны ведущими специалистами Mentor Graphics, Мегратек, Xilinx, The Mathworks и др.

источник (там же выложены материалы презентаций - кто хотел сходить на соседние секции, но по известным причинам не смог - имеют возможность ознакомиться)

тут можно ознакомиться с кратким русскоязычным описанием докладов, представленным на секциях (после форума его почему-то убрали с оф.сайта): Нажмите для просмотра прикрепленного файла

Как я понял вы были на конференции, а раскажите своими словами что было интересно, а что не очень?
и к чему готовиться ? ANSI C, C++ и MATLAB будут править миром ? или все останется место для System Verilog c OVM ?


Спасибо!

красиво, черт побери, буржуи картинки рисуют

Я могу тут добавить кое-что.
Mentor Catapult синтезирует ANSI C/C++ в ХДЛ с учетом конечной технологии (т.е. с учетом требуемой частоты). При этом чтобы получить результат писать надо в соответствии с некими несложными правилами и ограничениями (тренинги компания предоставляет). НО! это только для data-path (фильтры там всякие и обработка данных). Для КА и управления не подходит.

Про верификацию: представили OVM - open verification methodology. Открытая методология - качайте пользуйтесь. Якобы очень удобная методология для "проектирования" тестовых окружений, чтобы очень гибко настраивать все на свете и переиспользовать во всех проектах с минимальными усилиями. Квеста все это очень хорошо поддерживает.

System Verilog чувствует себя хорошо.

Workshops не было. Т.е. только общие слова и графики. Никаких примеров и показов.

Люди, сходившие на часть "физическое проектирование и верификация СБИС" были крайне недовольны, поскольку русскоговорящие докладчики просто переводили со слайдов и не могли ответить на вопросы. Англоязычные, вроде бы, доложились хорошо. Ну и, естественно, конек Ментора - Калибра.

краткое эссе по увиденному/услышанному (из конспекта):

A Demographic Driven Design Evolution
Докладчик: Hanns Windele, вице-президент европейского отделения Ментора

согласно закону периодического развития и спада экономики в данный момент - мы на пике очередной волны.
несмотря на пики количество патентов неуклонно падает (отслеживание по патентам Интел и IBM).
задачи :
1. покупатели (поиск)
потенциальные покупатели - страны с достаточно большим показателем (число народонаселения)х(благосостояние)
сейчас основной фокус внимания на Индию и Китай (ну и, пока еще, Европа)
2. сбыт
перевести потребности местного рынка на язык технологий
примеры: телефоны, указывающие направление на Мекку, чипы для аналогового ТВ для мобильников (для стран с высоким пассажирским траффиком в поездах)
3. выросшая стоимость проектирования -> требование низких издержек и выхода годных
DFM - Design For Manufacturing




Open Verification Methodology //Методология OVM

после выпуска SV, спустя 2,5года, оказалось, что самого по себе языка как такового недостаточно, нужна некая методология.
OVM - это прежде всего книжка, описывающая некий FrameWork, подобие "клея".

Ключевые концепции:
1. открытость (нет привязки к вендору)
2. определяет инфраструктуру теста
3. разделяет сам тест и среду теста
4. среда тестирования повторно-пригодна для использования как "вглубь" (в пределах проекта), так и "вширь" (перенос на другие схожие проекты)
5. Базис в котором работает методология: Driver, Monitor, Stimuls & Analysis (повторно-пригодное использование, например, за счёт добавления и кастомизированных Stimuls & Analysis )

Результат: достигаем высокого уровня абстракции, тестирование на уровне сообщений, а не сигналов (тут скорее больше подразумевается assertion-подобные сообщения, но не TLM)

первый проект, возможно, потребует определенных усилий для освоения методологии.

OVM-kit, включающий всё необходимое, примеры и макросы можно скачать с сайта: Welcome to OVM World

продукты Ментора:
inFact - (iTBA) алгоритмическое генерирование тестебнчей.
Последовательность и деревья теста можно записать в виде FSM для теста либо блок-схемы, причем, в отличии от случайных тестов, тут один и ото же тест (ветвь) не повторяется два раза (эффективность использования машинного времени).

MVC - тестирует софт
альтернатива - Seamless/CodeLink
----------
OVM vs VMM (synopsis)
Ментор считает, что за OVM'ом будущее и надеется, что в конце-концов OVM станет единственным на рынке (необходимо помнить, что OVM достаточно молодой - всего 1 год)
OVM is more reusable, more flexible & more powerful

Есть намётки, чтобы внедрять OVM с HW-cosimulation (TBX), но пока эта работа в зачаточном состоянии



High-Level Synthesis: Synthesizing Multiple Clock Domains to Achieve Low Power //Высокоуровневый синтез. Синтез систем с множественными доменами синхронизации для проектов с низкой потребляемой мощностью
(так было заявлено, в итоге почему-то название презентации свелось к "Optimizing for Low-Power Design" а о "Synthesizing Multiple Clock Domains to Achieve Low Power" , к сожалению, не было сказано ни слова))
много слов о том, как важно сейчас энетргопотребление не только мобильных устройств с питанием от батарей, но и электронных устройств в целом
волшебной таблетки ждя снижения энергопотребления не существует - надо использовать все возможные для этого способы!

В виде волшебной таблетки преподносится Catapult C Synthesis, позволяющий по цепочке эволюции добраться к самым истокам:
GATE - RTL - TLM - C/C++
т.е. языку описания технологически-независимой модели системы
И от моделирования с плавающей точкой прийти в выбору необходимой и достаточной разрядности

Вклад Catapult C Synthesis в дело синтеза проектов с низкой потребляемой мощностью в том, что позволяет принимать решения на архитектурном уровне (пример для ЦОС: предпочесть последовательную архитектуру для КИХ-фильтра ("сигнальный процессор") или параллельную ("ПЛИС"))
Оценка энергопотребления на высоком уровне.

Вроде как на выходе Catapult - RTL-код (но тут было некое противоречие в словах докладчика - уверенности нет)
Но фактически для того чтобы писать более-менее пристойное для Catapult - мы будем вынуждены кодировать RTL на С++ !!!
(на mentor.com вроде как свободно можно скачать набор базовых примитивов (библиотека), уже описаных на С++ в RTL для использования в проектах )



Kick Starting Power Aware Verification at the RTL //Верификация на уровне RTL с учетом потребляемой мощности

Цели: более точная оценка потребления при моделировании систем с отключаемыми доменами питания и прочими low-power ухищрениями
История возникновения формата UPF и рассматриваемые возможные альтернативы.
(CPF - Cadence , UPF - Magma, Synopsis, Mentor)

UPF for RTL Design and Power Aware Simulation
UPF for Reusable IP-blocks: power domains, retention strategy, isolation strategy

В самом UPF описываются power domain + определяются состояния в котрых может пребывать система (с т.з. потребления)

имхо, в проектах где используется clock gating (т.е. без power gating) получается прекрасно оценивать адекватное энергопотребление и с выключенным clock gatе, обходясь без новомодных штучек, типа UPF.
да еще на эту штуку в большинстве EDA нужна дополнительная лицензия.


Creating an Effective Design Methodology for ”Safety Critical” Application \\ Разработка эффективной методологии проектирования критичных для безопасности систем

Всё что касается Safety Critical Design - упирается в Проектный Менеджмент.
для этого у ментора есть ReqTracer - программулина для управления требованиями
HW requirements --- Design Specification --- RTL Design
интересная мысль: отмечать требования в RTL тегами (!).

также продвигают HDL Designer - как программу, облегчающую и способствующую повторнопригодному использованию HDL.
Как правило 80% существующего HDL используется повторно в будущих проектах, поэтому нужны инструменты для оценки качества уже существующего HDL-кода.
Design Rule Standards (HDL Designer supports): RMM 3.0 Rules , Xilinx Rules, Altera Rules.

прочие инструменты ментора:
0-In clock Domain Crossing - Metastabiliby injection in simulation to enable detection of reconvergence error
FormalPro FPGA - synthesis correctness (формальная верификация)
Precission - "надёжный" синтезатор, обеспецивающий от релиза к релизу повторяемость результатов синтеза (фантастика!)

------------------------------------

Думаю, посетители иных секций могут тоже поделиться своими впечатлениями/наблюдениями.

уроды - они такие же как ментор графикс, только страшные: в итоге менторы придут обратно к SystemC, только назовут его подругому и стандартизовывать не будут

ну что вы к людям пристали?
им надо продавать)))
такова модель бизнеса.
SystemC умер.. Да здравствует YetAnotherSystemC!!