Zdravstvuyte,

Nuzhno sdelat delay line s ochen tochnim kontrolyem delay v Altera Cyclone 2. Chem luche tochnost tem luche budet rabotat design (~10ps tochnost bila bi ocen horosa). 5-lut elementi v etom cyclone ~250ps delay. Mozet li kto to podskazat kakoy nibud sposob sdelat delay line tochnee 250ps?
- Mozno li kak to vliyat na yomkost kotoraya vidna na vihode logic element-a (i tak menyat delay cherez LE)?
- Kakie raznici v zaderszhke mezdu razlichnimi vhodami i vihodom ot 5-lut?

Podskazite pozhalusta yesli znayete!

офтоп: очень сложно читать латиницей русские слова, пишите тогда, пожалуйста, на английском.
а какая задача стоит? не проще ли попробовать достичь желаемой задержки за счёт увеличения длинны дорожки на печатной плате?

У xilinx есть доки DC and Switching Characteristics, поищите аналогичные у альтеры, в них расписаны задержки на все элементах кристала.
IMHO задача не решаемая, у клока джиттер будет порядка 100ps, задержка на выходном триггере будет плавать 0.3 - 0.6 ns и т.п. + учет пайки кристалла, дорожки и переходные на плате....

To clarify the question:

I need to build a controllable delay line entirely on chip (no going out to the board). I guess the obvious solution is to string up a bunch of luts in a big distributed multiplexer and use the selects on the multiplexer to select the delay. The problem with that approach is that it is nowhere near the precision I need.

The sort of thing that I could use to generate the more precise controllability is:
1. Use LUTs as buffers with the same signal being hooked up to all LUT inputs and select which input is taken to output - there are always small delay differences for the different path due to different circuitry, but I am not sure what these differences are. Anyone know?

2. If I could selectably control what is hooked up to a logic elements output I should be able to change its delay. For example, a logic elements output is hooked up to a nearby logic elements input, and I can also hook it up to a long (global interconect) wire in a selectable maner thus changing its capacitance. That would do, but I can't find any options in Quartus to let me play on that kind of level. Does anyone know whether that is possible to do at all?

3. vernier delay line methods. By using two delay lines with slightly different delay element delay precise delay control can be achieved. I still need to figure this out a bit more but seems to have been used by many. The issue here is that nominally all LUTs have the same delay so I have to figure out how to build the two delay lines.

moreover the time parameters of normal combinatorial logic resources may drift depending on the state of surrounding environment (e.g. temperature)
so as it was denoted by avesta it seems that such task could hardly be solved on a die, except for using some specially dedicated resources such as PLL, DCM, etc. so try to look in this direction
http://altera.com/literature/hb/cyc2/cyc2_cii51007.pdf

все ясно по вапросу изменения параметров с напрязением, температурой, техпроцессом. Скажем што я хочу не более 10пс точности в худшем случае. Значит 4-5пс точности в лучшем. Ето в асик легко сделать, ж плис немножко труднее кажется

вот именно так мне и кажется: ПЛИС для решения таких задач не предназначены. однако мне не приходилось решать такие задачи на ПЛИС, поэтому я не могу быть уверенным. наверное стоит подождать мнения других участников.
если же перед вами стоит задача прототипирования, то возможно лучше обратиться в ветку ASIC, чтобы выяснить как они решают подобные задачи: http://electronix.ru/forum/index.php?showforum=111

Знаю человека, которому приходилось решать такую задачу.

Решение следующее: последовательно стоящие LUT как линия задержки и выходы мультиплексируются. В LUT использовалась цепь каскадирования как имеющая наименьшую задержку.

Реализация была сделана на ACEX. Точность не хуже 500 ps.

Недостатки:
- подбор
- температурный дрейф
- привязанность к типу микросхем для неединичного изготовления
- желателен контроль полученной задержки.
А для единичного образца это нормально.

Со всеми недостатками согласен.

Это было сделано для устройства из 7 плат по 4 схемы в каждой. Таких линий задержки было около 600 в устройстве.

Это в ASIC только так кажется, что легко сделать, а в FPGA вообще невозможно. В последних FPGA программируемые линии задержки (на входах-выходах) имеют шаг 75ps. Причем они там внутренне калибруются - это лучшее, что можно получить.