Раньше не занимался Xiling, не большой опыт с ACEX Altera. На днях купили кит на спартане, разбираться времени нет(заказ сдавать надо, начальство каждый час спрашивает как дела). Проект сделал вроде бы все отлично и синтезируется без ошибок и конфигурационный фаил выдает. Когда открываю в IMPACT файл .bit выдает предупреждение:

WARNING:iMPACT:2257 - Startup Clock has been changed to 'JtagClk' in the bitstream stored in memory,
but the original bitstream file remains unchanged.

Начинаеш конфигурировать(через JTAG) вылезает ошибка:

WARNING:iMPACT:2217 - Error shows in the status register, CRC Error bit is NOT 0.

Я уже запарился ничего понять не могу, перечитывать форум времени не хватает.
Сделайте доброе дело расскажите где моя ошибка зарылась.

Вопрос снимается. Подсказали. Всегото надо было держать ресет процессора чтобы он не мешал