Есть устройство с V4fx60-1152. В числе всякого разного функционала надо было вывести LVDS такт. Когда рисовал схему и читал Packaging(ug075) пропустил один момент, что пины LC, GC, CC не могут работать как выходы стандарта LVDS. Я по наивности завел дифференциальную пару на 3 банк пины J14, K14. Мар дает ошибку. Когда понял в чём дело - возникло 2 вороса:

1. Как выкрутиться (резня не пойдет. Связь во внутренних слоях).
2. А как вообще надо было делать.

Заранее благодарен за внимание.

RE 1.: (Вариант)
Насколько я понял плата уже готова, тогда вопрос как резать.
Идея заключается в том чтоб сделать swap проводами(и насколько я понимаю другого варианта видимо нет).

С J14, K14 дорожки по идее все равно выходят на наружные слои, к ногам микросхемы или разъема к которым и должна идти предполагаемая дифпара, возле этих наружных выводов разомкнуть(резать). Найти подходящую пару выводов на V4fx60-1152, которые имеют опцию включения в LVDS(и которые не используются в такой конфигурации) с дорожками ,и также найти доступ, куда выходят наружу эти пары дорожек, разорвать, и обе выше перечисленные пары перекинуть между собой проводами сверху. Естественно, все это можно сделать при условии, что имеется в наличии такая подходящая пара LVDS для замены, и что дорожки с J14, K14 все-таки выходят наружу(не попадают снова на BGA)(другими словами, имеется доступ к тому, что должно стать LVDS).

RE 2. :
Вы уже дали себе ответ: внимательно читать даташит на девайс.
Можно добавить, что есть такая практика для похожих случаев: делать контрольные точки, к которым можно паяться, для неиспользуемых в проекте но функциональных выводов, так сказать делать резерв ног на всякий пожарный.

Можно было воспользоваться PlanAhead для назначения пинов. Он умеет проверять правильность назначения исходя из типа назначаемых пинов и требуемого стандарта ВВ.

Дорожки на наружние слои не выходят. Они идут на другую микросхему в BGA корпусе.
Вопрос: А если я измню стандарт на LVPECL?

Сильно сомневаюсь, что что-нибуль получиться... Запустите FPGAEditor и поглядите внимательно, что ваши ножки могут. Обычно, если нет LVDS - то нет и прочих диф.стандартов.

Когда устанавливаю LVPECL ISE разводит без ошибки.

ug070.pdf, страница 24.

Clock inputs can be configured for any I/O standard, including differential I/O standards.
Each clock input can be either single-ended or differential. All 16 or 32 clock inputs can be
differential if desired. When used as outputs, global clock input pins can be configured for
any output standard except LVDS and HT output differential standards. Each global clock
input pin supports any single-ended output standard or any CSE output differential
standard

LVPECL должен работать

Для приемника LVPECL схема терминации другая, там растяжка 82->Vcc/130->GND эквивалентное Zo=50 виноват ошибся, все таки тоже Zo=100 , а у LVDS просто резистор между входами 100 и Zo=100.
Вообщем отличаются уровни, и вроде для использования LVPECL требуется три резистора 70/240/70 для работы на приемник с входным резистором 100 ом, во всяком случае это для Spartan3, а как для вашей не знаю. Хотя возможно и заработает без дополнительных резисторов.

Микросхема OED622 ф Transwitch. Входное сопротивление имеет внутри кристала (100 Ом).
А банк то у меня 3в питается... Как в этом случае себя поведут выходные каскады?

Взглянул на краткий обзор OED622, там в интерфейсах LVDS не значится, а есть LVPECL(хотя надо смотреть полный даташит).
Для Virtex-4, IO LVPECL нужна терминация для приемника 100 ом, и для передатчика 70/187/70
см. ug070 стр.296,297.
добавил:
Но это для питания 2.5V. Под 3.3V вроде не специфицировано, хотя раньше видимо была такая опция см. ds302 стр.57 Version 3.1(12/11/07)
Еще в XAPP696 (Interfacing LVPECL 3.3V Drivers With Xilinx 2.5V Differential Receivers) говорится, что нужна разная терминация, т.е. надо смотреть какая терминация нужна именно для приемника OED622 при LVPECL 3.3V.

Так ли он нужен. Если все на плате. И он не сопровождает данные. Можно понизить частоту .
На другом кристалле повысить.
Наверно, прежде чем резать, подумать о том, как выкрутиться, изменив функционал проекта.

Добрый день.
В OED622 есть LVDS - это входные сигналы RCKP, RCKN - опорная частота 77.76 или 155.52 МГц
и еще сигналы приема/передачи данных с/на оптические приемопередатчики. Наверное вы об этих
сигналах говорите.
RCKP и RCKN согласовывал с выходом LVPECL генератора. Все работает.

Так-что, если вам удастся изменить стандарт на LVPECL и добавить согласующие элементы,
то должно работать

RCKP и RCKN.

что то я такого не нашел что не работают на выход правда сам не пробовал(((