Вообщем столкнулся с проблемой, которую не знаю как решить суть ее вот в чем: при синтезе (Сам синтез проходит без ошибок и критических варнингов) схемы в Quartus'е не обтображаеться количество логических вентелей (LE) необходимых для моей схемы. Сам процесс создания как я понял проходит нормально (смотря схему в RTL viewer она есть и вроде нормальна), проверить на живой плис не могу т.к. отсутствует она. Собственно в чем моя ошибка или может есть что-либо чего я не сделал, а для синтеза это критично ?
З.Ы. Блоки моей схемы я проверял в Quartus по отдельности до того как собрать общую они все синтезировались и кол-во LE было отображено на них.
Код
library IEEE;
use IEEE.STD_LOGIC_1164.all;
use ieee.std_logic_unsigned.all;
entity full is
port(
CLK_global: in STD_LOGIC;
Out_signal: in STD_LOGIC;
In_signal: in STD_LOGIC;
CLK_spi : in STD_LOGIC;
Sp_out : out STD_LOGIC
);
end full;
architecture full of full is
component generator is
--Описание компонентов убрал, что бы не загромаждать (подключение компонентов правильно в port map'e)
end component;
signal generator_out :std_logic:='0';
signal and3_enab :std_logic:='0';
signal write_sign_1 :std_logic:='0';
signal write_sign_2 :std_logic:='1';
signal counter20_out :std_logic_vector (19 downto 0):=(others =>'0');
signal counter10_out :std_logic_vector (9 downto 0):=(others =>'0');
signal counter06_out :std_logic_vector (1 downto 0):=(others =>'0');
signal decoder_out :std_logic_vector (3 downto 0):=(others =>'0');
begin
DD1: counter_20 port map (Out_signal,counter10_out(0),counter20_out);
DD2: generator port map (CLK_global,Out_signal,In_signal,generator_out);
DD3: counter port map (generator_out,counter20_out(2),counter10_out);
DD4: and_3 port map (write_sign_1,write_sign_2,'1',and3_enab);
DD5: counter_6 port map (and3_enab,counter06_out);
DD7: decoder port map (counter06_out,'1',decoder_out);
Sp_out <=decoder_out(2);
end full;
use IEEE.STD_LOGIC_1164.all;
use ieee.std_logic_unsigned.all;
entity full is
port(
CLK_global: in STD_LOGIC;
Out_signal: in STD_LOGIC;
In_signal: in STD_LOGIC;
CLK_spi : in STD_LOGIC;
Sp_out : out STD_LOGIC
);
end full;
architecture full of full is
component generator is
--Описание компонентов убрал, что бы не загромаждать (подключение компонентов правильно в port map'e)
end component;
signal generator_out :std_logic:='0';
signal and3_enab :std_logic:='0';
signal write_sign_1 :std_logic:='0';
signal write_sign_2 :std_logic:='1';
signal counter20_out :std_logic_vector (19 downto 0):=(others =>'0');
signal counter10_out :std_logic_vector (9 downto 0):=(others =>'0');
signal counter06_out :std_logic_vector (1 downto 0):=(others =>'0');
signal decoder_out :std_logic_vector (3 downto 0):=(others =>'0');
begin
DD1: counter_20 port map (Out_signal,counter10_out(0),counter20_out);
DD2: generator port map (CLK_global,Out_signal,In_signal,generator_out);
DD3: counter port map (generator_out,counter20_out(2),counter10_out);
DD4: and_3 port map (write_sign_1,write_sign_2,'1',and3_enab);
DD5: counter_6 port map (and3_enab,counter06_out);
DD7: decoder port map (counter06_out,'1',decoder_out);
Sp_out <=decoder_out(2);
end full;
я знаю что приведенный пример будет работать "неправильно".
)