Цитата
Он уменя формируется PLL синтезатором CDCE706 от 12 MHz кварца. Сначала 2ХХ MHz потом еще делителем понижается до ~50
Вот тут наверное и грабли. Я бы на Вашем месте обеспечил четные коэффициенты деления для получения 50МГц, мало ли как внутри этого PHY его PLL сделан.
Цитата
Среднюю точку надо тянуть к +2.5 (а не к GND), иначе просядут на КЗ выходные драйвера , ибо RX+-,TX+- подтянуты внутри к +2.5В.
Я имею в виду ее вообще не тянуть никуда. Т.е. средняя точка транса через конденсатор на землю и все. Резисторы согласования с +D и -D на точку соединения конденсатора и средней точки трансформатора.