Стоит задача развести плату на ЕР3С25F324, но с возможностью последующей установке ЕР3С40F324. В принципе возможен такой вариант? Собирался все незадействованные ноги посадить на землю, для уменьшения помех, но как понимаю, от этого придется отказаться. Поправьте если не прав. Нужно развести питание как под 40, а при установки 25 микросхемы эти ноги повесить в третье состояние.

И еще несколько вопросов.
К данной ПЛИСС будут подключены две микросхемы AD9230, у которых восемь выходных шин (LVDS работающих по двум фронтам), тактовые входы (LVDS клок идет с PLL ПЛИСС), и выход клока синхронного с данными (тоже LVDS).
С выходами вроде понятно, согласованные линии, резистор 100 Ом как можно ближе к ногам ПЛИСС.
С клоками непонятки.
Насколько я понимаю клоки на АЦП нужно выводить со специализированных выходов PLL, но они расположены в верхних и нижних банках, следовательно, придется разводить 3R схему для создания LVDS?
На какие ноги заводить клоки, идущие от АЦП в ПЛИСС?
Ну и до кучи, как правильно подать клок на PLLки от кварцевого генератора?
Извиняюсь что сразу столько вопросов, но реально всю голову сломал, неохота ошибиться, денег на переразводку фиг вытрясешь.

Обычно там не совсем все так просто - создайте проект в Квартусе, задайте в нем миграцию и он вам напишет, с какими ножками что. Или просто возьмите распиновки в Excel, скопируйте на один лист и сравните.


Уже неоднократно обсуждалось, что нельзя на более-менее высокоскоростные АЦП (а имеющие LVDS обычно скоростные) подавать тактовый сигнал с PLL ПЛИС, потому что он для этого недопустимо шумен.


Туда же, куда и другие клоки - на входы CLK.


А как можно подать неправильно? Соединяете выход генератора с клоковым входом FPGA.

Не пинайте сильно, раньше работал с 7000 серией, с Циклонами только начинаю, отсюда и столько вопросов, да и частоты сильно выросли, не хочется сразу много граблей наделать.



Спасибо за совет, бум разбираться. Остался вопросик, что делать с неиспользуемыми ногами? Можно их посадить на землю, а в проекте установить в третье состояние?


Что посоветуете с клоками для АЦП, порылся на форуме, пока не нашел. Нужно 250 МГц и чтобы работала до +125


Где-то на форуме натыкался, что нужно на каждую ПЛЛ заводить внешне клок. Так ли это или можно на одну ногу подать, а развести внутри?

Говорят, даже нужно.

Мы используем LMK03000 например, хотя не факт, что она вам подойдет - у нее аж 8 выходов. Но вобщем найти можно - 250 МГц для внешней PLL плевая частота. Только вам надо бы еще выработать требования по джиттеру исходя из требуемого SNR АЦП.

Да. На каждую PLL заводить свою частоту, если она все равно у всех одинаковая, нужно только, если есть какие-то супертребования к ее чистоте, ибо это конечно не повредит, но затраты могут не окупиться результатом - в большинстве случаев разница не будет заметна.

По дефолту, в проекте ноги сажаются на землю. На плате никуда не подключаются, но можно подключить и на землю дабы уменьшить звон.


Это в даташитах отдельная глава - клоковое дерево. Но вот зачем вам внутри кристалла 2 одинаковых клока от разных PLL?

По дефолту нельзя, разводка будет под ЕР3С40F324, а стоять, пока, будет ЕР3С25F324


Мне нужно два разных, 250 МГц и около 4 МГц

Мы в случае возможности использования неск-х микросхем в одном корпусе делали в Quartuse фиктивный проект с назначением стандартов ввода/вывода и номера пина в *.tcl файле, а потом компилировали под каждый чип с назначенными ножками. В случае несовпадения переназначали. Много гемороя - но в итоге ошибок нет

Изначально вы спрашивали о неиспользуемых ногах. Я так понял, что это выводы не используемые в обоих корпусах. Выводы, которые в одном корпусе IO а в другом питание, я посчитал используемыми т.к. точно известно что они должны быть входами.


Если вы их делаете с 2х разных входных частот - то очевидно будут задействованы 2 входа и 2 ПЛЛ.
Если вы эти частоты делаете из 1й входной - то проще задействовать 1 ПЛЛ и делителями получить 2 нужных выходных частоты.