Помощь - Поиск - Пользователи - Календарь
Полная версия этой страницы: Xilinx EDK
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор
rv3dll(lex)
каждая ячейка брам может быть сконфигурирована уже на этапе загрузки ПЛИС.
как это сделать применительно к компоненту - понятно.

а вот как сделать это в ЕДК когда модуль подключен одной стороной к шине, а другой к какому-то ядру.

эта память не используется ни как память программ ни как память данных

тем более хотелось бы чтобы данные в неё были до запуска отладки


как это делается?
makc
Думаю, что можно попробовать это сделать через BMM-файлы. Например, как описано здесь (общий принцип должен быть тот же).
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.
Invision Power Board © 2001-2025 Invision Power Services, Inc.