Подскажите пожалуйста возможный недосмотр при проектировании схемы под ПЛИС XC9572XL.

Процессы: Synthesize и Translate проходят без проблем
На этапе сборки "Fit" системы выдаёт ошибку:

"Mapping a total of 59 equations into 4 function blocks..........................................................................
................................................................................
.
.....................................ERROR:Cpld:892 - Cannot place signal XLXN_16. Consider reducing the collapsing
input limit or the product term limit to prevent the fitter from creating
high input and/or high product term functions.
..........
ERROR:Cpld:868 - Cannot fit the design into any of the specified devices with
the selected implementation options.
"
Проверял так: разбивал схему на 2 логически законченных части - всё работает, вместе - нет.
Работаю в серде Xilinx ISE 8.1i.
В приложении сам файл схемы, который не удаётся провести через все этапы проверки и сборки.Нажмите для просмотра прикрепленного файла

Судя по всему у вас не хватает связей между функциональными блоками. Схему не смотрел, т.к. ISE нету на компе.

Судя по всему, да их не хватает.. Поменял в установках чип на XC95144XL всё прошло как по маслу...
Спасибо за совет

Попробуйте, если есть возможность, уменьшить количество используемой логики И / ИЛИ / НЕ. Это должно привести к уменьшению использования термов и тогда возможно связей между функциональными блоками уже хватит.
Помнится для какого-то проекта я также влетел. Причем тоже с XC9572XL в кейсе VQ44, под который уже была плата изготовлена. Помогла "игра" с уровнями оптимизации и настройками оптимизации. Проект скомпилировался и работает в сотне устройств. Использовал Xilinx Foundation 3.3i, т.к. он у нас лицензионный.

могу предположить что если поставить оптимизацию по площади всё заработает

Не только в Synthesis / Optimization Goal - Area.
Но и в Fitting / Impl.Template - Optimize Density
Только при этих 2-х условиях - прошло (загнал схему arttech в ISE-10).

М.быть, что можно было оптимизировать еще на стадии HDL , но это др.вопрос.

Удачи!

Я ГОВОРЮ В ОСНОВНОМ ПРО ФИТТИНГ. ПРОСТО ПОУМОЛЧАНИЮ ТАМ СТОИ СПИД
проблема связана с тем что через логический блок проходят очень много сигналов на ружу и с наружи и логика блока не может быть разведена на максимальной скорости

при этом надо или бросить проводок с другой ноги или поставить галку на area тогда компиллятор выкинет из блока всю логику и разместит её в соседнем

это шаткое равновесие - лучше таботать или с приборами в корпусах с наименьшим количеством ног или проверять заранее