Помощь - Поиск - Пользователи - Календарь
Полная версия этой страницы: Virtex2 DCM
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор
Mad_max
Подскажите как разогнать входную частоту в два раза.
Примитив DCM взял из библиотеки.
На CLKIN входная частота 66Мгц.
Входы PSINCDEC, PSEN, PSCLK посадил на землю.
На выходе CLK0 все нормально те же 66Мгц, через буфер завожу обратно на CLKFB,
а вот на выходе CLK2X почему-то частота менее 10МГц.

Как вообще менять значения во сколько раз увеличивать/уменьшать входную частоту?

В vhdl описании, снятом с bde, у DCM в generic стоят значения,
CLKDV_DIVIDE : REAL := 2.0;
CLKFX_DIVIDE : INTEGER := 1;
CLKFX_MULTIPLY : INTEGER := 4;
CLKIN_DIVIDE_BY_2 : BOOLEAN := FALSE;

Но измение тут что-либо, никакого эффекта не дает.
andrew_b
В аттаче для Spartan-3, думаю, что для Virtex-II так же.
rv3dll(lex)
Цитата(Mad_max @ Sep 9 2008, 11:35) *
Подскажите как разогнать входную частоту в два раза.
Примитив DCM взял из библиотеки.
На CLKIN входная частота 66Мгц.
Входы PSINCDEC, PSEN, PSCLK посадил на землю.
На выходе CLK0 все нормально те же 66Мгц, через буфер завожу обратно на CLKFB,
а вот на выходе CLK2X почему-то частота менее 10МГц.

Как вообще менять значения во сколько раз увеличивать/уменьшать входную частоту?

В vhdl описании, снятом с bde, у DCM в generic стоят значения,
CLKDV_DIVIDE : REAL := 2.0;
CLKFX_DIVIDE : INTEGER := 1;
CLKFX_MULTIPLY : INTEGER := 4;
CLKIN_DIVIDE_BY_2 : BOOLEAN := FALSE;

Но измение тут что-либо, никакого эффекта не дает.


думаю что строка включения этого выхода не написана хотя это бред
там ещё есть параметры для разных частот тактирования в смысле куда быстродействие или работа LOW HI в параметрах pll но вроде 66 не большая частота.
Откуда цифра 10 мегагерц?
Ender
Цитата(Mad_max @ Sep 9 2008, 11:35) *
Подскажите как разогнать входную частоту в два раза.
Примитив DCM взял из библиотеки.
На CLKIN входная частота 66Мгц.
Входы PSINCDEC, PSEN, PSCLK посадил на землю.
На выходе CLK0 все нормально те же 66Мгц, через буфер завожу обратно на CLKFB,
а вот на выходе CLK2X почему-то частота менее 10МГц.

Как вообще менять значения во сколько раз увеличивать/уменьшать входную частоту?

В vhdl описании, снятом с bde, у DCM в generic стоят значения,
CLKDV_DIVIDE : REAL := 2.0;
CLKFX_DIVIDE : INTEGER := 1;
CLKFX_MULTIPLY : INTEGER := 4;
CLKIN_DIVIDE_BY_2 : BOOLEAN := FALSE;

Но измение тут что-либо, никакого эффекта не дает.


Собирайте через коргенератор лучше. не знаю почему, но при настройке через vhdl код в поведенческой поделе все было отлично, но при place&route иногда начинались глюки. Да и в каргенераторе собрать его легко - все наглядно
rv3dll(lex)
Цитата(Mad_max @ Sep 9 2008, 11:35) *
Подскажите как разогнать входную частоту в два раза.
Примитив DCM взял из библиотеки.
На CLKIN входная частота 66Мгц.
Входы PSINCDEC, PSEN, PSCLK посадил на землю.
На выходе CLK0 все нормально те же 66Мгц, через буфер завожу обратно на CLKFB,
а вот на выходе CLK2X почему-то частота менее 10МГц.

Как вообще менять значения во сколько раз увеличивать/уменьшать входную частоту?

В vhdl описании, снятом с bde, у DCM в generic стоят значения,
CLKDV_DIVIDE : REAL := 2.0;
CLKFX_DIVIDE : INTEGER := 1;
CLKFX_MULTIPLY : INTEGER := 4;
CLKIN_DIVIDE_BY_2 : BOOLEAN := FALSE;

Но измение тут что-либо, никакого эффекта не дает.


вот что у меня написано
BEGIN dcm_module
PARAMETER INSTANCE = dcm_0
PARAMETER HW_VER = 1.00.a
PARAMETER C_CLK2X_BUF = TRUE
PARAMETER C_CLK0_BUF = TRUE
PARAMETER C_CLKFX_BUF = TRUE
PARAMETER C_CLKFX_DIVIDE = 1
PARAMETER C_CLKFX_MULTIPLY = 6
PARAMETER C_CLKIN_PERIOD = 20.000000
PARAMETER C_CLK_FEEDBACK = 1X
PARAMETER C_DFS_FREQUENCY_MODE = HIGH
PARAMETER C_DLL_FREQUENCY_MODE = LOW
PARAMETER C_EXT_RESET_HIGH = 1
PORT CLKIN = dcm_clk_s
PORT CLK2X = sys_clk_100MHz
PORT CLK0 = ADC_CLK
PORT CLKFB = ADC_CLK
PORT CLKFX = sys_clk_300MHz
PORT RST = net_gnd
PORT LOCKED = dcm_0_lock
END
Костян
Цитата(Ender @ Sep 10 2008, 03:35) *
Собирайте через коргенератор лучше. не знаю почему, но при настройке через vhdl код в поведенческой поделе все было отлично, но при place&route иногда начинались глюки. Да и в каргенераторе собрать его легко - все наглядно

+1 .

Создайте проект в коргене. Настройте DCM. Выдирете сгенерированный исходник hdl и смело вставляйте в свой проект. Ошибок быть не должно уже.
Если что - то нужно по мелочи будет подправить , то это можно будет уже сделать в hdl.
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.
Invision Power Board © 2001-2025 Invision Power Services, Inc.