Такая вот задачка.
С Virtexа работаю с внешней памятью (статикой).
Есть выходной и входной регистр данных, регистр адреса. Они работают на основной частоте 132Мгц. Частота получается путём умножения на два входной частоты взятой с PLL'ки (66Мгц). На feedback этого DCM подаётся 66МГц.
Тактирование памяти осуществляется с плис, таким образом, что тактовый сигнал идущий на память одновременно возвращяется в плис. То есть когда фронт доходит до паямти в это же момент времени он приходит обратно на плис. Этот приходящий сигнал я завожу на feedback еще одного DCM.
То есть получается, что один DCM генерит частоту для внутренней работы плиски, а второй только частоту для внешней памяти.
Соответственно получается, что регистры данных и адреса для памяти тактируются одним клоком, а сама память дргим.
Для работы с памятью есть временка.
Как бы убедится, что адреса, данные и управляющие сигналы устанавливаются до нарастающего фронта тактового сигнала.
Есть ли какой-нить constraint ограничивающий такую ситуацию?

Констреинта на клок будет достаточно.

Кроме констрейнов на тактовую частоту ALTERA рекомендует для таких случаев устанавливать констрейны для всех пинов ввода-вывода , которые участвуют в обмене с памятью. А именно max/min input delay и max/min output delay. Этими констрейнами будут обеспечиваются необходимые параметры нарастания и спада. Необходимо правильно выбрать соответствующий клок для Вашего случая, относительно которого будете задавать max/min delay.

Кроме constraint на клок обязательно защелкивайте все ваши сигналы в IOB.
В файле UCF constraint: "IOB =TRUE"