У нас в проекте с Virtex-5 планируется использование RocketIO - часть на оптическую линию связи, часть на канал взаимодейтвия Виртексов между собой. Я обратил внимание, что во всех Xilinx'овских платах отладки (ML5xx) тактовые сигналы (TREFCLKP/TREFCLKN) на RocketIO заводятся с внешних генераторов частоты. И в UG196 сказано: "Using the dedicated clock routing provides the best possible clock to the GTP_DUAL tiles.". В Core generator удаётся создать проект, где тактовый сигнал синтезируется внутри самой ПЛИС. Но чем это может быть плохо? Это может быть ресурсоёмко (используется много PLL)? Или ограничения по скорости? Иили какие-то ограничиения на параметры RocketIO? Объясните, плиз.

Сорри за глупые вопросы, первый проект на Xilinx.

Дело в том, что подав опорную частоту снаружи, ее можно сделать весьма качественной (с дрожанием в доли пикосекунды). Сигнал же, порожденный внутри ПЛИС, будет иметь допуск на дрожание как минимум в десятки, а при некоторых обстоятельствах и в сотни пикосекунд. Что важно, так как в RocketIO канале длительности бита максимум 800 ps (1.25 ГБод), и может быть до 154 ps (6.5 ГБод), и также еще потому, что умножающая PLL в RocketIO передатчике внесет свою лепту.