Можно ли устанавливать их на общую шину адреса и данных?

шина ARM9 работает в сетке 80мгц при обращении к SDRAM
допустимо ли такая "подвижность" шины для для более медленной SRAM,
(естественно SRAM в это время не выбрана.

К сожалению этот вопрос никак не отражен в даташитах SRAM.

Если SRAM не выбрана (CS=1), то ей все равно что творится на шине.

FYI: SRAM бывает и быстрая - 5ns (200Mhz) была еще в те времена когда SDRAM'а не было в природе.

Не верю! Либо есть выборки нескольких банков памяти со своими настройками для каждого банка, либо нет.

А с чего этой инфе быть в ДШ на SRAM (это ж пассивный девайс)?!

Еще шине может быть не все равно, что на ней стоит медленная SRAM, возможно, с относительно высокой емкостью IO. Поэтому последнюю стоит оценить и буферизировать шину при необходимости.

Тьфу, даже в голову не пришло, что "искали" в этом документе.




Все это в равной стемени относится и к ЛЮБЫМ устройствам на шине, коих в общем случае отнюдь не одно. Рассматривать SRAM, как нечто особо вредно-капризное явно не стоит.

Ну разумеется. Просто хотел напомнить о таком моменте, тем более, что у медленной SRAM емкость будет побольше, чем у SDRAM.

А зачем вообще SRAM и SDRAM одновременно использовать. Чем не устраивает только SDRAM?

Кроме, как запитать статику от батарейки для backup в голову ничего не приходит...

Поживете узнаете

SRAM может быть в каком-нить комби дивайсе.
SRAM дает детерменированное время отклика при обращениии к любой ячейке в области адресации.
Это еще не говоря о более тонких проблемах связанных с выравниваниями и проч. в контроллерах SDRAM в некотрых ARM-ах

Да, действительно, SRAM запитана от батарейки, и используеться для сохранения при аварийных отключениях.

Попробую уточнить ситуацию:
На шине адреса и данных(32) AT91RM9200 с клоком шины 80мГц
находятся два SDRAM типа:

HY57V561620FTP-HI-C 256М (4Вх4мх16) (K4S561632H(E)-UI(TI)75 Samsung )(MT48LC16M16A2P-75 IT Micron)

и SRAM типа
CY62157EV30LL-45ZSXI (BS616LV8017EIP55) (K6X8016T3B -UF55 ) (K6F8016U3A-TF55)

в младшем байте еще есть NAND, но он заглушен по чип селлекту.
Ловимые ошибки не коррелируют с младшим байтом.
т.е. в каждом проводе шины не более 2-3 ног, подключенных к ARM.

Процессор честно выдерживает тайминг согласно ТО для каждой микросхемы
и разделяет обращения к ним с помощью чипселлектов.

Вопрос следующий:
допустимо ли присутствие на входах SRAM сигналов (ADn,DBn) изменяющих
свое состояние каждые 12.5нс в то время когда она не выбрана?
Может ли это привести к неправильной работе SRAM.
Есть подозрение, что должен существовать определенный предел частот
сигналов на шине даже для невыбранной SRAM.
В SRAM, как минимум, работают входные буфера, а они имеют ограниченное быстродействие.
Как известно, потребление КАМОП зависит от частоты и т.д.
Ктонибудь сталкивался с такой проблемой?

Я имею эффект чуствительности SRAM на на чипах одного производителя к предистории на шине.
Если перед обращением к SRAM на шине проходит бурстовый обмен с SDRAM
происходят ошибочные, чтения из SRAM, именно чтения, содержимое ячеек не изменяется.
На чипах другого производителя этого нет.
Существует также некоторая зависимость от партии чипов.
Вся картина хорошо наблюдаема на осциллографе.
Используемый тест очень прост, состоит из нескольких команд.
Емкость входа SRAM 10pF макс.
Явлений типа затянутости фронтов на шине не наблюдается.
Питание стоит жестко.

Обычно бывает возможность настроить в контроллере дополнительные WS при смене банка памяти. Есть/используете?

Очень странно. Если не трудно, огласите тип "проблемной" SRAM и настройки контроллера памяти.
И характер ошибок тоже интересен.

Нет не использовали.
Посмотрим.





Вот он, пугливый:
CY62157EV30LL-45ZSXI

Сразу после бурста, показывает доступ 75н, иногда 100н.
При хороших крутых фронтах.
Наблюдали благодаря вставке дополнительных WS.
Вставляли и в начало (до OE) и в середину (в OE).

При переходе на доступ более 100н тест проходит но
иногда появляеться ошибка другого типа низкая 1 (около 1.3В).
Аккуратная кавадратная но низкая.

Если вставлять задержку перед обращением или удалить бурст, оставив только операции
в обычном темпе исполнения программы теста, ошибка исчезает.
На K6X8016T3B -UF55 все работает без проблем.

Какие именно настройки?
если по WS для SRAM то 0 3 0 не работает.

Т.е. после стабилизации входных сигналов для SRAM данные она выставляет только через 75-100нс?
Или Cypress гонит брак, или Вашу шину тянет кто-то еще (что, ИМХО, более вероятно, учитывая "низкую единицу").

На шинах ничего кроме SDRAM и SRAM нет.
Конкурировать не с кем.
NAND подключен только к DB0-7 и чипселекта на нем не бывает.
Ошибка появляется в различных разрядах DB0-31, и величина запаздывания зависит от количества переданных слов в SDRAM. Передаем обычно 4096 слов,
если передавать меньше дополнительная задержка уменьшаеться.
Такое впечатление что SRAM имет интегрирующую цепь замедляющую выборку,
она как бы глохнет от длинного бурста.

При вставлени перед обращеним в SRAM задержки 6.3мкс ошибка изчезает,
SRAM успевает прийти в себя.
При задержке 5.5 мкс ошибка устойчивая.

А те SRAM, которые работают нормально, Вы не пробовали смотреть осциллографом? Нет ли чего подозрительного, типа подсаженных единиц?

да, все смотрелось на осциллографе.
Самсунг K6X8016T3B и Бриллианс BS616LV8017 работают безупречно.
Все сигналы ровные, выборка порядка 35нс.

Времена какие-то дикие. Можно немного пофантазировать:

Если бы у памяти было 2 CE, и один из них оказался бы в воздухе, то мог бы наблюдаться похожий эффект. У Cypress'а есть 2 CE, но в другом корпусе. Кристаллы, скорее всего, одни и те же...


Можно написать телегу Cypress'у, но вряд ли они что-либо ответят.