Здравствуйте, я использую микросжему ALTERA ARRIA GX EP1AGX50CF484C6, буду использовать данный девайс в GIGE режиме.
В данной микросхеме есть 2 дифф входа: REFCLK0 и REFCLK1,
эти зарезервированные входы тактовой частоты поддерживают только уровень 1.2V (PCML)

у меня генератор в LVDS или LVPECL +3.3v уровня
вопрос: может кто подскажет по схеме согласования LVDS и/или LVPECL +3.3v, с выхода генератора на 1.2v PCML вход ALTERA

P.S. в документе сказано :
согласование по AC (кондёры в паралель), уровни (1.2v ,1.5v, 3.3v) PCML или LVPECL, LVDS см картинку.

т.е. я это понимаю так:
что любой сигнал с указанным в таблице формате, может служить источником для REFCLK, но нигде я не нашёл схему согласования.
и ещё в Quartus-е я пытался менять входной уровеннь для REFCLK
проект компилиться только с уровнем 1.2v PCML !!!!!

LVDS не бывает уровня 3.3. Или у него DC 1.25, или это не LVDS.

В описании Stratix II GX Transceiver Architecture Overview (ver 4.2, Oct 2007, 2 MB) стр 2-60 есть схема согласования LVDS Transmitter to Stratix II GX Receiver (PCML) . Но для её применения желательно уточнить одинаковы ли приёмники ARRIA GX и Stratix II GX.

В режиме GIGE эти входы поддерживают PCML-1.2V, в режиме RapidIO - PCML-1.5V


У LVDS и PCML разные уровни постоянной составляющей, поэтому выход генератора нужно подавать на Аррию через разделительные конденсаторы.

что через конденсаторы это понятно, а какие резисторы ставить и как, всмысле утягивающие-согласующие и.т.д. ?
скажем есть такой вариант , см картинку, как я понимаю рисунок только для одного плеча...
в рисунке непонятен стояший 50Om -ный резистор

да и формула тоже несовсем ясна...

По идее должен быть CML, совместимый с PECL.
Согласование может быть и отличное от рекомендаций той же Альтеры (действительно многое не понятно)

Если я правильно понимаю даташит, то никаких дополнительных резисторов не требуется, все есть внутри ArriaGX.