Люди добрые столкнулся я с такой проблеммой.
Стоит ПЛИС Spartan2e и ПЗУ XC18V02 (режим Master serial): и ПЛИС и ПЗУ через JTAG загружаются, контрольная сумма совпадает, DONE при загрузке ПЛИС с JTAG переходит в 1. В ПЛИСе точно мой проект.

Питание делается из 12В с помощью двух dc-dc преобразователей cd-technologies на 1,8 и 3,3В соответственно.

На каждые 2 ноги питания ПЛИС стоит по 1 емкости 0,22мкФ.
На каждую ногу dc-dc стоит по 100мкФ.
Земля (вроде) чистая помехи на уровне 50-100 мВ.

При автономной работе (загрузка кристалла из ПЗУ) происходит следующее.
1) prog-1,init-1,done-0
2) prog-1,init-0,done-0
Проект не грузится, кристалл не греется.
Проверил плату на КЗ - все чисто.
Думал дело в ПЗУ - типа помехи на входах clk или данных, перекинул с ПЛИС на ПЗУ тонкими проводниками - тот же результат.

ПОДСКАЖИТЕ ПЛЗ, ЧТО МОЖЕТ БЫТЬ.

Подобное у меня было из-за большого расстояния (5-7см) от ПЗУ до ПЛИС. Когда повел CCLK и DATA витой парой загрузка проходила нормально. После переразводки и уменьшении расстояния глюк пропал.

2 Reptile
На мой взгляд это обычное дело (цепи получаются длинные)
Лечю как правило емкостями ~27пФ или по TCK или по TDI.
Юмор, коллега добавил в печать этот согласующий кондер, платы изготовили, глюк пропал и без кондера.

Спасибо за комментарий. Витую пару, к сожалению, не смогу приладить, т.к. трассировку сделал немного неудачно, ПЛИС и ПЗУ с разных сторон платы.

Сейчас переделываю плату с нуля, данный момент учту при трассировке, заодно иземлю улучшу...емкостей маловато поставил.

Может ты в проекте FPGA Start-Up Clock указал не тот, на линиий CCLK частота есть? А может частоту слишком большую поставил конфигурирования.

Posmotrite fronti, Xilinx ne lubit vibrosov na frontah, V nekotorih sluchayah Xilinx recomenduet ponizit napryzhenie na VCC Io do 3 volt
mozhno postavit pull resitors chto to tipa 4.7K na clock i data lines

UDACHI!!!!