Здравствуйте!
DDR3 использует стандарт SSTL15, Virtex5 поддерживает только SSTL18 (по даташиту). В то же время Xilinx пишет, что эти микросхемы стыкуются друг с другом. Не пойму что-то, как это удается сделать?

Попробую по-другому... Имеется ли у кого-нибудь принципиальная схема ML561? Установлена ли на ней DDR3? Какое напряжение подано на банки, работающие с DDR3? Какой используется стандарт?

Возьмите сгенерируйте контроллер и посмотрите, какой стандарт ввода-вывода он поставит в UCF.

Я пытался, MIG v2.3 судя по всему DDR3 не поддерживает.
В reference design для ML561 установлен страндарт SSTL18. Но все равно остается вопрос - какое напряжение подается на банки ввода-вывода ПЛИС?

Вообщем, разобрались. Получили ответ от техподдержки Xilinx. Они действительно используют стандарт SSTL18, но банки питают от 1,5 В. Пишут, что на железе проверено и будет работать.