Столкнулся с соврешенно непонятной проблемой. Железяка примерно такая - ПЛИС Stratix II GX, шестидесятка. К банкам 3 и 4 подключена DDR SDRAM. К остальным банкам подключено много чего, все остальные уровни 3.3 В. При конфигурировании холодной ПЛИС, хоть из ПЗУ, хоть через JTAG, все выводы работают нормально. И если не переконфигурировать ПЛИС, то все работает корректно сколь угодно долго. Если же конфигурировать нагретую ПЛИС, то банки, к которым подключена память, работают нормально, а выводы I/O банка 7 отваливаются. Что с остальными 3.3 вольтовыми банками пока не знаю, до них добраться сложнее. Внутри все работает как надо. Все пины отвалившегося банка находятся в z-состоянии.
Может, кто сталкивался с чем-то подобным? И вообще, что может быть причиной такого непонятного явления?

Дурацкий вопрос 1: у тебя Vref на 3.3V банках не в воздухе?
Дурацкий вопрос 2: перед конфигурирацией нагретой ПЛИС пробовал
делать сброс всей плате или выключать питание? Возможно у тебя возникает
встречное включение? Токи мерял?

Если переконфигурирование проходит нормально, и пины, отвечающие за успешное конфигурирование вышли в vcc i/o, дело может быть в холодной пайке.
Посмотрите питание на pll. Оно наверно через ферритовые бусины идут. Не будет pll, клоков не будет. А это приличный спад потребления.
Замерьте потребление в этом не рабочем режиме. И так далее. Осмотр печати. (То что не полигонами)
Во всяком случае это иллюзия, что что - то может в кристалле отказать, а что то работать.
Во всяком случае это вряд ли третье состояние (При конфигурации пины подтянуты к vcc i/o).
Это вполне может быть нулевой уровень при не работающем например pll/

1. Какие Vref?
2. При выключении питания ничего не меняется. Если подождать, пока остынет, все становится нормально.


В том-то и дело, что внутри все работает. pll работает. я смотрю в SignalTap, внутри все шевелится, снаружи ничего.
Насчет третьего состояния я, конечно, не могу быть уверен. Но если тыкаться осциллографом в пин отвалившегося банка, то в момент касания возникает пичок напряжения, потом напряжение 0 - типичный признак пина, находящегося в z-состоянии.
Я понимаю, что это вряд ли отказ в кристалле. Но совершенно не ясно, в чем может быть причина, что исследовать более внимательно.

Столкнулись с такой же проблемой в CycloneIII (EP3C10E144). После включения и конфигурации работало очень долго и нормально, но после переконфигурации начали поочереди "отваливаться" пины по группам банка. Те пины которые в проекте не прицеплены ведут себя так как им и сказано по умолчанию, а те которые в проекте прицеплены были переходят в Z-состояние. Меняем пины в проекте на другие картина повторяется - прицепленые в Z, свободные по default. Хотя до этого все работало как часы.
С "холодным\горячим" перешиванием сразу вариант отметаем - сказки это - в отладочной плате перешивали раз по 50 за день не выключая и наша плата перешивалась без сброса по питанию в течении недели, проблемы почему то по пятницам начинаются, это наверное приближающиеся выходные влияют на работу ПЛИС)))