Здравствуйте
Есть готовое изделие, один из элементов которого является ЕЕПРОМ 24LC256 производителя МАЙКРОЧИП с которым общается STM32F103 через I2C. Изделие питается от другого изделия и обменивается информацией с ним через 4х проводную нестандартную магистраль (GND, +12V, Data, CLK). На столе, вне зависимости от длины магистрали пишет и читает ЕЕПРОМ хорошо, но в реальных условиях (магистраль проложена в помещении и отчётливо наблюдаются (~300 mV) наводки 50Hz на жилах питания +12) работа с ЕЕПРОМ (в основном чтение) проходит с множеством ошибок, в остальных задачах всё в порядке. Напряжение 3V3 стабильное.
Может кто-нибудь сможет определить в какую сторону копать?
Полная версия этой страницы: STM32F103 + 24LC256
Для начала ГОСТ Р 51522—99 (МЭК 61326-1—97) и Дж.Барнс "Электронное конструирование: методы борьбы с помехами".
У FUJITSY есть классная аппликуха "EMC design guide"
В 90% случаев достаточно.
У FUJITSY есть классная аппликуха "EMC design guide"
В 90% случаев достаточно.
Подтяжки на I2C есть? И если есть, какого номинала?
Недавно ковырялся с I2C тут у себя, макетка с проводниками длинной около 20 см, подтягивающие резисторы номиналом ~2.5к, питание 3.3 вольт.
При этом был весьма пологий нарастающий фронт, и частота вместо 400 около 370 кГц.
Интересно, в интерфейсе заложен механизм автоматического снижения частоты от качества сигнала?
При этом был весьма пологий нарастающий фронт, и частота вместо 400 около 370 кГц.
Интересно, в интерфейсе заложен механизм автоматического снижения частоты от качества сигнала?
Цитата(sonycman @ Jan 22 2009, 18:15) 
Интересно, в интерфейсе заложен механизм автоматического снижения частоты от качества сигнала?
Нет. В спецификации I2C только нормируется максимальная емкость линий шины и времена нарастания/спада сигналов при максимальной частоте тактирования (100кГц или 400кГц или 3,4МГц).
Цитата(rezident @ Jan 22 2009, 17:49)
Нет. В спецификации I2C только нормируется максимальная емкость линий шины и времена нарастания/спада сигналов при максимальной частоте тактирования (100кГц или 400кГц или 3,4МГц).
Ну вот в моём случае время нарастания сигнала SCL превышало 300 нс (на всём участке от 0 до 3.3 вольт).
Это могло способствовать снижению частоты?
Цитата(sonycman @ Jan 22 2009, 16:06)
Это могло способствовать снижению частоты?
Если мастер грамотный - то могло. Мастер отпускает SCL и какое-то время считывает с нее ноль. Он воспринимает это как попытку слейва попридержать CLK.
Цитата(Сергей Борщ @ Jan 23 2009, 00:38)
Если мастер грамотный - то могло. Мастер отпускает SCL и какое-то время считывает с нее ноль. Он воспринимает это как попытку слейва попридержать CLK.
проверено придерживая вручную - останавливается передача корректно возобновляясь потом именно на этом камне - это значит что мастер здесь грамотный так ?
Цитата(cebotor @ Jan 23 2009, 03:10)
проверено придерживая вручную - останавливается передача корректно возобновляясь потом именно на этом камне - это значит что мастер здесь грамотный так ?
Это всего лишь соответствие спецификации I2C. Шина I2C полностью статическая, т.е. минимальная частота тактирования допускается вплоть до 0Гц.
Цитата(rezident @ Jan 23 2009, 01:15)
Это всего лишь соответствие спецификации I2C. Шина I2C полностью статическая, т.е. минимальная частота тактирования допускается вплоть до 0Гц.
вопрос в том что тактирует мастер а тактовую приостанавливает слэйв(тормозит фронт CLK на нуле ), и мастер должен не слепо долбить дальше а остановиться, пока на реальном проводе не возникнет единица. так что толковый мастер будет тактировать и тактироваться одновременно (ИМХО) . Это есть в спецификации ? или это просто толковая реализация мастера ?
Цитата(cebotor @ Jan 23 2009, 14:22)
Это есть в спецификации ?
Да, есть. Раздел 8.1 SynchronizationЦитата
However, the LOW to HIGH transition of this clock may not change the state of the SCL line if another clock is still within its LOW period. The SCL line will therefore be held LOW by the device with the longest LOW period. Devices with shorter LOW periods enter a HIGH wait-state during this time.
When all devices concerned have counted off their LOW period, the clock line will be released and go HIGH. There will then be no difference between the device clocks and the state of the SCL line, and all the devices will start counting their HIGH periods. The first device to complete its HIGH period will again pull the SCL line LOW.
In this way, a synchronized SCL clock is generated with its LOW period determined by the device with the longest clock LOW period, and its HIGH period determined by the one with the shortest clock HIGH period.
When all devices concerned have counted off their LOW period, the clock line will be released and go HIGH. There will then be no difference between the device clocks and the state of the SCL line, and all the devices will start counting their HIGH periods. The first device to complete its HIGH period will again pull the SCL line LOW.
In this way, a synchronized SCL clock is generated with its LOW period determined by the device with the longest clock LOW period, and its HIGH period determined by the one with the shortest clock HIGH period.
Цитата(cebotor @ Jan 23 2009, 17:22)
Это есть в спецификации ? или это просто толковая реализация мастера ?
Сергей Борщ, уже ответил. Но мне странно, что у вас возникают такие вопросы. Я же вам дал ссылку на спецификацию I2C в посте #5. Вы ее читали?
Цитата(rezident @ Jan 23 2009, 15:55)
Сергей Борщ, уже ответил. Но мне странно, что у вас возникают такие вопросы. Я же вам дал ссылку на спецификацию I2C в посте #5. Вы ее читали?
Извините этот пост был ответом не мне и конкретное место спецификации,которое процитировал Сергей Борщ не было мной вспомнено, пока я не прочитал цитату.( вопросы задавали два разных человека а не один "медленный газ":)
Цитата(rezident @ Jan 23 2009, 02:15)
Это всего лишь соответствие спецификации I2C. Шина I2C полностью статическая, т.е. минимальная частота тактирования допускается вплоть до 0Гц.
Таким образом "тормозить" CLK может не только слэйв, а ещё и слишком медленное нарастание фронта?
Так как в моём случае слэйв высокоскоростной (AT24C02B) и не должен удлиннять CLK.
Возможно, и щупы осциллографа своей ёмкостью влияют на снижение частоты...
Уменьшение номиналов подтягивающих резисторов (с 4к7 до 3к3) немного прибавило в скорости.
А по спецификации для моих условий допускаются пуллапы сопротивлением вплоть до 1к.
Цитата(sonycman @ Jan 23 2009, 19:30)
Так как в моём случае слэйв высокоскоростной (AT24C02B) и не должен удлиннять CLK.
EEPROM вообще не имеет возможности "удлинять" длительность нуля SCL, т.к. SCL у нее это чистый вход!Цитата(sonycman @ Jan 23 2009, 19:30)
Возможно, и щупы осциллографа своей ёмкостью влияют на снижение частоты...
Для наблюдения таких сигналов (цифровых с высокой скоростью изменения) щуп осциллографа должен быть с согласованным делителем.
Цитата(rezident @ Jan 23 2009, 20:21)
EEPROM вообще не имеет возможности "удлинять" длительность нуля SCL, т.к. SCL у нее это чистый вход!
Для наблюдения таких сигналов (цифровых с высокой скоростью изменения) щуп осциллографа должен быть с согласованным делителем.
Для наблюдения таких сигналов (цифровых с высокой скоростью изменения) щуп осциллографа должен быть с согласованным делителем.
Ну тогда точно причиной снижения частоты может быть только ёмкость щупов и длина проводов.
На щупах есть делитель на 10. С ним тоже пробовал, тогда становятся видны скачки отрицательного напряжения по окончании спадающего фронта:
Нажмите для просмотра прикрепленного файла
Так и есть, наверное, на самом деле?
А вот насчёт "согласованно" или нет не скажу, не знаю
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.