Что имею: Cyclone EP1C6T144C8.
Что нужно: после инициализации FPGA генерировать внутренний сигнал сброса для инициализации разработанных модулей (каждый модуль содержит вход асинхронного сброса).
Доступа к ногам ПЛИС я не имею, ибо всё это запаено в отладочной плате. Супервизора, генерирующего сигнал сброса тоже нету.
Посоветовали делать следующее:
Код
module internal_reset(clk,rst);
input clk;
output rst;
reg [24:0] rst_cnt;
wire rst = &rst_cnt;
always @(posedge clk)
if (!rst) rst_cnt <= rst_cnt + 1;
endmodule
input clk;
output rst;
reg [24:0] rst_cnt;
wire rst = &rst_cnt;
always @(posedge clk)
if (!rst) rst_cnt <= rst_cnt + 1;
endmodule
Но синтезатор игнорирует последние 4 бита счётчика сброса, генерируя следующее:
Нажмите для просмотра прикрепленного файла
Два вопроса:
Как правильно генерировать резет в моём случае и что может быть причиной такой реакции синтезатора (в мануале приведён несуразный пример, не соответсвующий моему случаю)?
Заранее спасибо!
