Из учебно-исследовательских целей, а также для переносимости проекта, создаю собственный модуль буферной очереди, работающей в 2 тактовых доменах. Всё в полном соответствии с соответствующим документом от Sunburst (Cummings), всё работало на малых разрядностях, но при переходе к бОльшим и другому соотношению частот всплыла загвоздка.
При синтезе регистры стали заменяться на встроенную память (механизм inferred RAM). А она, как похоже, ведёт себя удивительным образом: если на обоих адресных входах, допустим, "0" и мы на 10 МГц по этому адресу что-то записали, после чего сменили адрес записи на "1" - то даже после того, как на читающей части проходит несколько 60-МГц-тактов (и даже 10 МГц без записи успевает прийти) - считанное после поднятия сигнала чтения значение будет "старым", а не записанным перед этим. В документации описанано "чтение во время записи" - но как-то не особенно чётко.
Пути обхода:
0) Использовать вход adresstall (для Cylcone II) - как я понял, в штатной мегафункции делается именно так.
1) Запаздывать адресом чтения: то есть в ситуации пустой очереди указатель записи - "0", а чтения - " -1" (вс. в кодах Грэя, естественно) - по приходу данных увеличивается указатель записи, после чего он синхронизируется в домен чтения, затем по тактовому чтения указатель чтения увеличивается до "0" и только одновременно с этим снимается флаг пустоты очереди - способ хороший, но чреватый ростом латентности.
[Не напутал ли я что в изложенном выше? ]
Кто с таким поведением памяти в очередях сталкивался, кто как преодолевал?
двухклоковый, между доменами, FIFO, dcfifo - чтоб потом удобнее кому-то искать было

Не совсем понял для чего вы это делаете и что хотите получить в итоге. Но скажу как сделано у меня . И работает без нареканий для 26.6/48, 40/48, 80/48 МГц. Данные (16 разрядов) из одного клокового домена в другой передаю через двухклоковое fifo (dcfifo). Управляющие сигналы просто прогоняю через триггер. Может вы хотели спросить как бороться с метастабильностью?

Сталкивался в стратиксах, памяти типа M4K пишут по срезу тактового сигнала (т.е. через пол-такта после строба). вот тут писал.
Запись медленная, чтение быстрое; если наоборот, то проблем нет.
Причем, памяти другого типа и на регистрах так себя не ведут. Лечилось задержкой чтения.

Не успел отписаться - уже сам пришёл к точно такому же решению, анализируя результаты симуляции. Действительно, данные на выходах появляются только после спада тактового. И вылечилось введением в конструкцию от Cummings одной стадии задержки указателя записи в коде Грэя на 1 такт записи (можно было бы обойтись задержкой до спада тактового, но регистры, работающие по обратным фронтам, решил в проект не вводить - латентность не настолько критична).
Спасибо всем за участие.