При заливке sof (Cyclone 2) выдаёт: Error: CONF_DONE pin failed to go high in device 1
При этом если отключить от ПЛИС на плате CLK(заведён на пользовательский IO), то всё проходит.
Вроде как пользовательские сигналы не должны влиять на программирование ПЛИС.

В чём проблема-то немогу понять?

Прямого влияния быть не должно.
Может быть завязка из-за "залипухи", неправильных или отсутствующих резисторов подтяжки, плохоразведенных цепей питания..

С парой ПЛИС, Cyclone, была такая проблема. Приходилось именьшать сопротивление подтягивающих резисторов. Помогало.

Скорее всего наводка от клока... если генератор клока управляемый, от заведите на него сигнал разрешения с ПЛИСа... Или посмотрите и удалите наводку. Питание???

Сталкивался с таким, правда очень давно, на серии 10К. Пришлось убирать сигналы с лап, иначе не грузился.

Скорее всего все дело в разводке JTAG в длизи клоковых дорожек.

Что-то не очень верится, да и кстати - откуда информация, что грузится через JTAG? Уважаемый автор, поясните, пожалуйста режим конфигурации - JTAG, PS, AS...

Я один раз имел головную боль, исполльзовав один из User IO (FLEX10K, Max Plus) для аппаратного сброса (он был подключен к входу Manual Reset супервизора, который формировал общий сброс при отсутствии одного из питающих напряжений). Так при окончании конфигурации, на этом User IO, невзирая на то, что при конфигурации он в тристейте с включенным подтягивающим резистором, а после - в USER MODE - туда железно подавалась "1" - проскакивал "0". Все дело было в том, что:
- во время конфигурации, User IO находятся в тристейте путем дективации внутреннего глобального сигнала "Output Enable"
- в это же время, все выходные регистры удерживаются в "0" путем активации внутреннего глобального сигнала "RESET"

- После окончания конфигурации, в течении, по-моему, 16-ти периодам Configuration Clock (CCLK) - оба вышеописанных глобальных сигнала деактивируются. И вот тут-то и была засада - какой из них деактивируется первым? Это указывается в опциях проекта (как в MAX, так и в QUARTUS), что-то типа "RELEASE RESET BEFORE OE". В моем же случае, OE включался первым, разрешая работу выходного буфера, в ео время как выходной триггер продолжал удерживаться в "0" все еще активным сигналом RESET...

Не может здесь быть что-то подобное, гонки разрешенного буфера и выхода клок генератора?

Если грузили *.sof, то наверно по jtag. А вот при загрузки из ПЗУ при включении питания уже наверно не было причин отключать внешний клок. При конфигурации User IO FLEX10K действительно в третьем состоянии, но у нее нет подтягивающих внутренних резисторов, так что это третье состояние скорее всего как ноль идентифицировалось внешним потребителем.
Насчет включения супервизора тоже не понял. При отсутствии одного из питающих напряжений он должен наверно подавать ресет с открытым стоком на вход плис n_config

Я, может быть, не помню точно насчет "внутренних резисторов", но они были, это точно - может и внешние.
Насчет супервизора - нет, все наоборот. Хотели через регистр FPGA подавать ресет НА плату, т.е. выход FPGA был подключен ко ВХОДУ супервизора, предназначенного для "ручной" подачи ресета.

Да, скорее всего Вы правы насчет jtag - я не заметил упоминания про *.sof.

Добрый день, подскажите как сконфигурировать плис в режиме актив сериал и джитаг но с двумя плисами...конкретно интересует как подключить джитаг цепи чтобы можно было программировать пзу, при этом не теряя возможности зашить для отладки sof. Найти решения не получается(( Cyclone 4 e144, пзу- epcs64

Правильно ли я понимаю, что у Вас два циклона4 , и у каждого своя EPCS'ка?
Если так, то все тривиально. Организуйте обычную JTAG-цепочку (TDI с бластера на TDI первого циклона4, TDO первого циклона4 на TDI второго, TDO со второго на TDO бластера; TMS и TCK на оба циклона4 параллельно).
Для конфигурирования циклонов по JTAG'у используете sof-файлы, для прошивки EPCS'ок - jic-файлы.

У меня два циклона и одна конфигурационная микросхема, подключенная в соответствии с даташитом по актив серал для мульти девайс.

Симбиоз этих двух схем

"Не вижу препятствий!" (с)
С конфигурированием циклонов sof'ами, надеюсь, вопросов нет?
А для прошивки EPCS нужно сделать jic-файл для первого циклона4. Этот jic-файл должен содержать два sof-файла (для обоих циклонов4).

Добавка - MSEL'ами выбирается режим AS (JTAG разрешен всегда, независимо от состояния MSEL'ов).

А как быть с выводами nce и nceo...подключать ведь их надо в соответствии с первой схемой, для актив сериал, но для джитаг все nce посажены на землю, не возникнет ли проблем? и подтяжки 10к мне кажутся сомнительными, возможно надо уменьшить до 1к?

И есть ли опыт прошивки таких конфигураций, сделано это для расширения портов ввода вывода. Как создать прошивку и залить ее в две плисины вообще? Пока это с трудом представляю...двумя отдельными sof возможно...но как jic сделать чтобы он знал в какие именно плисины что шить

Спасибо, все заработало, схема рабочая, джик грузится и соф файлы тоже...что еще надо для счастья)

Была такая же проблема на Cyclone V - причина в том что напряжение питания было ниже положенного. Грубо говоря на 1.7В - не прошивалась а на 1.85 - все в порядке, правда рядом стоящая MAX2 (EPM570Z) работала на повышенном напряжении и выгорала.