Здравствуйте.


Помогите пожалуйста разобраться с установкой временных ограничений в простейшем примере для Vertex-4 (XC4VSX35-10FF668).
В примере реализуется следующее, данные из АЦП(AD6645-105) поступают в XC4VSX35-10FF668, а от туда просто перекладываются в ЦАП(AD9772A).
Источник тактов - тактовый генератор 105 МГц, сигнал с которого поступает на XC2V80-4CS144, которая уже раздает такты с частотой 105 МГц на АЦП,ПЛИС и ЦАП.
Хотел бы получить ответы на следующие вопросы:

1. В этом примере подразумевается выполнение 2-х процесоов по изменению тактового сигнала, причем оба
процесса чувттвительны к заднему фронту тактового сигнала.
Почему при просмотре "View RTL Schematic" не обнаруживается ни одного триггера срабатывающего по заднему фронту тактового сигнала???

2. Из каких соображений в файле временных и топологических ограничений для АЦП время установления сигнала на линии данных выбрано 3нс???
Если я правильно понимаю, это означает что тактовый сигнал должен поступить на синхро вход триггера через 3 нс после прихода
на информационную шину данных от АЦП??? (3 нс это максимальное время установления или надо понимать как не менее 3 нс, или не более???)
Почему для ЦАП это время составляет 4.5 нс???


Проект и описание компонентов прилагаю.


С ПЛИС начал разбираться не давно, поэтому просьба особо не ругать.


Заранее благодарю.

Потому что вы все триггеры описали как срабатывающие по переднему фронту

CLK_OSC = '1' and CLK_OSC'event, равно как и rising_edge(CLK) обозначают передний фронт.

Sefo огромное вам спасибо что не поленились ответить на вопрос. Да действительно прзнаю свою невнимательность в первом вопросе.