Добрый день.
У меня возник вопрос связанный с описанием входных констрейнов схемы в Quartus 7.2.
Ситуация такая - перед ПЛИС стоит АЦП на 50 МГц. Данные с АЦП идут со своим сигналом готовности.
В ПЛИС данные с АЦПП заводятся на синхронизирующий FIFO. Клок записи - сигнал готовности данных. Клок чтения - внутренний, идущий от ПЛЛ.
В констрейнах описал сигнал готовности, как клок. Этого достаточно для того, чтобы компилятор выдерживал времена установки и удержания? Или их необходимо описывать дополнительно?
И какими их необходимо выставить, если сигнал готовности идет в середине интервала выдачи данных? 10нс и 10нс?
Заранее спасибо.
Полная версия этой страницы: tsu, th пинов ПЛИС
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор
Цитата(Ethereal @ Mar 27 2009, 09:57) 
В констрейнах описал сигнал готовности, как клок. Этого достаточно для того, чтобы компилятор выдерживал времена установки и удержания? Или их необходимо описывать дополнительно?
И какими их необходимо выставить, если сигнал готовности идет в середине интервала выдачи данных? 10нс и 10нс?
И какими их необходимо выставить, если сигнал готовности идет в середине интервала выдачи данных? 10нс и 10нс?
нет недостаточно, нужно задать set_input_delay -max/min, смотрите по этому поводу an433 :: Constraining and Analyzing Source-Synchronous Interfaces
удачи !!!
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.