Вечер добрый.
Собсно проблема такова - есть у меня 16-битная SRAM-ина и 32-битный мастер(читает/пишет по необходимости с этой срамины).
Так вот - та записывающая часть мастера а именно master_write_data - что пишет на Avalon MM - у меня в верилоге 32битный.
Срамина как упоминал 16-битная. А в реальной системе вижу что master_write_data[0..15] вместо 32-х....
Что то я недоуразумел - как это ??
Писать и читать нужно 32-х битные значения с 16-битной срамины. Раньше делал такое ниосом - вроде траблов такого плана вообсче не было.
Счас у меня система состоит из моего писанного мастера, и этой срамины - и тут как говорится остапа понесло....
Понимаю что проще самому написать ручками и не заморачиваться для данного случая, но отладка ведётся на 16 битной срамине, работать будет скорей всего на сдраме (тоже 16 битном) + будут другие модули - потому хоцца посадить всё таки это чЮдо на авалон... В описаниях к авалону как раз вроде и написано что существет Interconnect Fabric чтоб разруливать такого плана (32/16 бит) разногласия, но тут он очему то самоустанился.....
Подскажите, что делаю не так ???

Ради интереса попробуйте между своим мастером и SRAM поставить мост на 32 бит...

Вчера в начало первого пришло озарение - вспомнил что ради интереса включил деприкатед и тама выставил галочеку MEMORY.
Пересобрал всё(компоненты), убрал галочку при пересобирании, засинтезил.. Выдаёт 32 бита как с куста.........
Видимо этот деприкатед-MEMORY очень сильно повлиял...... Надо читать матчасть блин........
Может кто просветит, кто знает что это за чЮдо такое ??

Мутно здесь... Пришлось недавно смотреть shared интерфейс SRAM/FLASH
при разных настройках deprecated, native/dynamic, 16/8 bit mix. Есть рабочие
комбинации, что-то даже Quartus не пропускает.
Сравни *_hw.tcl , *.sopc для разных вариантов, может поможет.