Подскажите где можно найти примеры VHDL-проектов реализации интерфейса RapidIO на базе Xilinx Virtex-5. Кроме end-point example-design от Xilinx в сети ничего пока не встречал! Примеры реализации RapidIO в DSP (TMS) также будет интересно посмотреть. Любая информация будет полезна по данной проблематики.
Заранее благодарен!