Помощь - Поиск - Пользователи - Календарь
Полная версия этой страницы: SDRAM (MT48LC64M4A2)
Форум разработчиков электроники ELECTRONIX.ru > Сайт и форум > В помощь начинающему
alexast
Уважаемые коллеги!
Мне необходимо понять логику работы микросхемы памяти SDRAM (MT48LC64M4A2)
В частности физику процессов следующих режимов:
1. Precharge
2. Auto precharge
3. Auto refresh
4. Self refresh
Что стоит физически за этими процессами.
Следующее:
С какой целью необходимы так называемые CAS latency
Как будут развиваться события если необходимо обратиться по шине и осуществить чтение/запись данных в память однако в это время SDRAM должна сделать refresh, которые осуществляются с определённой периодичностью 64 ms 8192 за этот период.
Что такое режим interleaving?
Скажу сразу, что у меня есть описание этой ИМС (которое я уже прочитал), но хотелось бы иметь авторитетное мнение специалистов уже имеющих опыт работы с этой ИМС чтобы сразу сложилось правильное понимание.
Заранее спасибо с уважением Алексей.
mempfis_
Цитата
1. Precharge

Комманда переноса данных из буффера строки в массив конденсаторов где эти данные дожны хранится. После операций чтения-записи если строка больше не нужна то нужно подавать эту комманду для зарытия строки.

Цитата
2. Auto precharge

Работает также ка и Precharge, обозначает автоматическую подачу комманды Precharge после операций чтения-записи

Цитата
3. Auto refresh
4. Self refresh

Методы поддержания сохранности данных в SDRAM. Заряды в конденсаторах со временем теряются что может привести к потере данных, соответственно эти команды позволяют регенерировать содержимое строки чтобы не было потери данных.

Цитата
С какой целью необходимы так называемые CAS latency

Нужна для переноса данных из конденсаторов в буффер строки. Чем она больше тем больше тактов необходимо для надёжного считывания конденсаторов.


Цитата
Что такое режим interleaving?

Перемежение строк. Вы можете сразу открыть несколько строк в разных банках памяти и писать в них с Auto precharge без задержки на деактивацию строки в одном банке и открытии в другом. Как пример, если нужно записать 1024 байта изображения а размер буффера строки вашей памяти 256 байт, то вы можете подать 4 комманды на открытие строки М в банке 0, строки М в банке 1, строки М в банке 2, строки М в банке 3. Потом писать данные в к аждую строку завершая запись Auto precharge. В итоге у вас не будет задержек при смене банков.

Почитайте ещё приложенную книгу. Там рассмотрено много вопросов касательно работы SDRAM.
DpInRock
Цитата
Как будут развиваться события если необходимо обратиться по шине и осуществить чтение/запись данных в память однако в это время

Этот вопрос для создателя КОНТРОЛЛЕРА SDRAM.
А для юзера SDRAM - такой впрос не стоит.
Чисто для совсем продвинутого - можно как-то оптимизировать работу с памятью, пользуясь командами контроллеру (но не напрямую SDRAM - это без контроллера невозможно все равно. ).
alexast
Цитата(mempfis_ @ May 24 2009, 13:13) *


Большое спасибо за ответы. Очень полезно. Не менее полезен и документ, который Вы мне приложили. Но тем не менее не понятно следующее. До получения сигнала RAS присутствует ли уже на адресной шине сам адрес. Из документа не понятно: сигнал RAS поступает а ячейка уже определена.
Заранее спасибо.
DpInRock
Это вы просто до страницы 7 не дочитали.
alexast
Цитата(DpInRock @ May 25 2009, 02:55) *
Это вы просто до страницы 7 не дочитали.

Ну вот дочитал стало вроде бы понятно. Ещё один вопрос, чтобы правильно понимать далее. Если эта память совместно с контроллером управляется каким-нибудь процессором, правильно ли я понимаю что адресная шина непосредственно процессора подключается к контроллеру, далее имеется уже другая адресная шина подключаемая к памяти?
И таким образом адреса на процессорной адресной шине не обязаны совпадать по значению с адресными на SDRAM?
И как заключение процессора совсем не обязан знать что за адрес присутствует на шине SDRAM, заботясь лишь о полученни правильного содержания из буфера данных.
Это первый вопрос, если можно.
Заранее спасибо с уважением Алексей.
aaarrr
Цитата(alexast @ May 25 2009, 10:10) *
Если эта память совместно с контроллером управляется каким-нибудь процессором, правильно ли я понимаю что адресная шина непосредственно процессора подключается к контроллеру, далее имеется уже другая адресная шина подключаемая к памяти?

Да, шина другая, хотя получается из первой, как правило, путем достаточно простых манипуляций.
Соответствие адресов процессора и памяти обычно указывают в докуметнации на контроллер.

Цитата(alexast @ May 25 2009, 10:10) *
И таким образом адреса на процессорной адресной шине не обязаны совпадать по значению с адресными на SDRAM?
И как заключение процессора совсем не обязан знать что за адрес присутствует на шине SDRAM, заботясь лишь о полученни правильного содержания из буфера данных.

Не обязаны и не обязан.
alexast
Цитата(aaarrr @ May 25 2009, 10:19) *
Да, шина другая, хотя получается из первой, как правило, путем достаточно простых манипуляций.
Соответствие адресов процессора и памяти обычно указывают в докуметнации на контроллер.


Не обязаны и не обязан.

Спасибо за ответ.
Второй вопрос если можно?
Каким образом процессор понимает, что данные на шине готовы и могут быть использованы?
Т.е. Процессор синхронно выставляет адрес и ожидает получения данных на шине данных. Они не готовы в силу временных задержек. Что делает процессор на следующем такте когда ему необходимо выполнить операцию?
Заранее спасибо с уважением Алексей.
aaarrr
Цитата(alexast @ May 25 2009, 10:37) *
Процессор синхронно выставляет адрес и ожидает получения данных на шине данных. Они не готовы в силу временных задержек. Что делает процессор на следующем такте когда ему необходимо выполнить операцию?

Контроллер вежливо попросит его подождать при помощи сигнала WAIT.
alexast
Цитата(aaarrr @ May 25 2009, 10:46) *
Контроллер вежливо попросит его подождать при помощи сигнала WAIT.

Огромное спасибо за корректный и полный ответ.
"Вежливость облегчает и украшает человеческие отношения. " - граф Игнатьев "50 лет в строю" как видите не только человеческие отношения но и между ИМС.
С уважением Алексей.
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.
Invision Power Board © 2001-2025 Invision Power Services, Inc.