Полная версия этой страницы: Avalon signal type - export
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Системы на ПЛИС - System on a Programmable Chip (SoPC)
Скажите пожалуйста как в SOPC Builder при создании нового компонента установить тип сигнала Export, если его нету в списке?
Смотрите соседнюю (вашу же) тему. Тип сигнала Export присутствует в интерфейсе Conduit. Назовите сигналы правильно в самом VHDL или задайте тип интерфейса и сигналов вручную.
Цитата(torik @ Jun 4 2009, 14:18) 
Смотрите соседнюю (вашу же) тему. Тип сигнала Export присутствует в интерфейсе Conduit. Назовите сигналы правильно в самом VHDL или задайте тип интерфейса и сигналов вручную.
Если это Conduit, как правельно его описать в Verilog файле, на примере:
У меня написано: output [7:0] R;
как это правельно записать? если не сложно покажите..... спасибо
Цитата(Artur Nikolajev @ Jun 4 2009, 19:20)
Если это Conduit, как правельно его описать в Verilog файле, на примере:
У меня написано: output [7:0] R;
как это правельно записать? если не сложно покажите..... спасибо
У меня написано: output [7:0] R;
как это правельно записать? если не сложно покажите..... спасибо
префикс coe(м.б. cos, смотря какая версия квартуса)
Table 6–1. Valid Values for <Interface Type>
Value
avs-Avalon-MM slave
avm-Avalon-MM master
ats-Avalon-MM tristate slave
aso-Avalon-ST source
asi-Avalon-ST sink
cso-Clock output
csi-Clock input
coe-Conduit
inr-Interrupt receiver
ins-Interrupt sender
ncm-Nios II custom instruction master
ncs-Nios II custom instruction slave
Код
module my_slave_irq_component (
// Signals for Avalon-MM slave port ”s1” with irq
csi_clockreset_clk; //clockreset clock interface
csi_clockreset_reset_n;//clockreset clock interface
avs_s1_address;//s1 slave interface
avs_s1_read; //s1 slave interface
avs_s1_write; //s1 slave interface
avs_s1_writedata; //s1 slave interface
avs_s1_readdata; //s1 slave interface
ins_irq0_irq; //irq0 interrupt sender interface
);
input csi_clockreset_clk;
input csi_clockreset_reset_n;
input [7:0]avs_s1_address;
input avs_s1_read;
input avs_s1_write;
input [31:0]avs_s1_writedata;
output [31:0]avs_s1_readdata;
output ins_irq0_irq;
/* Insert your logic here */
endmodule
// Signals for Avalon-MM slave port ”s1” with irq
csi_clockreset_clk; //clockreset clock interface
csi_clockreset_reset_n;//clockreset clock interface
avs_s1_address;//s1 slave interface
avs_s1_read; //s1 slave interface
avs_s1_write; //s1 slave interface
avs_s1_writedata; //s1 slave interface
avs_s1_readdata; //s1 slave interface
ins_irq0_irq; //irq0 interrupt sender interface
);
input csi_clockreset_clk;
input csi_clockreset_reset_n;
input [7:0]avs_s1_address;
input avs_s1_read;
input avs_s1_write;
input [31:0]avs_s1_writedata;
output [31:0]avs_s1_readdata;
output ins_irq0_irq;
/* Insert your logic here */
endmodule
источник:
http://www.altera.com/literature/hb/qts/qts_qii5v4.pdf
Спасибо большое! Работает! 
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.