Помощь - Поиск - Пользователи - Календарь
Полная версия этой страницы: Трабл с выводом сигнала на ногу Spartan3
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор
Uuftc
Ситуация следующая:
Есть стейт машина в составе проекта.
Она генерит 4 выходных сигнала.
Запас по предельной частоте для этой см четырехкратный.
На функциональном, пост синтез и тайминг моделировании - все работает ок.
при контроле с помощью ChipScope - все ок - на выходе стейт машины сигналы в норме. вот только физически их на 2 ногах из 4 нет huh.gif

Все проверил - и ноги те разводятся и ноги не горелые - при другом наполнении проекта все чудесным образом работает (и эта см и прочее)...

цепочка следующая: AHDL 6.3 SP2 + ISE 7.1.03

Помогите, плз - извелся уже twak.gif
Andre_2006
Попробуй лучше ISE 6.3, судя по общению в форуме c ISE7.1 очень много глюков. А может ucf файл неправильно создал, не вывел реально выводы.

А синтезишь чем XST, Leonardo или Symplify. Попробуй разные синтезаторы.
gab
У меня такая фигня была из-за опечаток м top-файле и ucf. Внимательность - прежде всего!
kilgor
Pad peport указывает что "потерянные" сигналы попадают на соответсвующие пины?
Iouri
Ya neskolko raz zamechal, chto ISE sozdaet neskolko USF filov, i hren ego znaet, kogda i kakoy ona ispolzuet, poprobuyte peresozdat proekt
Uuftc
>Ya neskolko raz zamechal, chto ISE sozdaet neskolko USF filov, i hren ego znaet, kogda i kakoy ona ispolzuet, poprobuyte peresozdat proekt

Все вычещал...

> Pad peport указывает что "потерянные" сигналы попадают на соответсвующие пины?

Да, все правильно

> У меня такая фигня была из-за опечаток м top-файле и ucf. Внимательность - прежде всего!

C ucf все ок - с ним работает этот-же проект с незначительными изменениями

> А синтезишь чем XST, Leonardo или Symplify. Попробуй разные синтезаторы.

Синтезю smile.gif XST - при переходе на Symplify 8.1 вообще ни одна из четырех ног не шевелится на выходе (c ChipScope - OK)


> Попробуй лучше ISE 6.3, судя по общению в форуме c ISE7.1 очень много глюков. А может ucf файл неправильно создал, не вывел реально выводы.

UCF правильный, а вот с переходом на ISE 6.1 все заработало ....
Правда на другой машине - но проект корректно перетащил....


Всвязи с этим вопрос: а имеет ли смысл переходить с 6.1 на 6.3? или "не трогай технику - она не подведет"

Всем огромное спасибо за оперативные и полезные ответы ! a14.gif
pergunt
Заметил следующее: все версии * . 1 - сырые(даже с сервис паками), поэтому следует ждать 2-х или 3-х версий пакетов.
FPGA
Цитата(pergunt @ Jul 14 2005, 17:58)
Заметил следующее: все версии * . 1 - сырые(даже с сервис паками), поэтому следует ждать 2-х или 3-х версий пакетов.
*

В данном случае ждать не надо - Сервис Пак 3 для ISE7.1 доступен для скачивания на Xilinx
pergunt
Имел в виду не сервис паки!!! (они проблемы решают не до конца),
а новые версии 7.2 , 7.3
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.
Invision Power Board © 2001-2025 Invision Power Services, Inc.