Добрый день
Использую SOPС для генерации системы с DDR контроллером
блок сгенерированый билдером находится в моём toplevel , интерфейс котрого распиновывается уже на внешние выводы ПЛИС.
возникла пробема с сигналами от ALT_MEM_PHY
вот фрагмент кода, где я пытаюсь вывести на верх шину данных
это всё не компилируется , но идея я думаю понятна.
module top(
io_DDR_DQ,
);
inout [15:0] io_DDR_DQ;
wire [ 15: 0] mem_dq_to_and_from_the_altmemddr_0;
assign io_DDR_DQ = mem_dq_to_and_from_the_altmemddr_0;
msopc msopc_inst
(
.mem_dq_to_and_from_the_altmemddr_0(mem_dq_to_and_from_the_altmemddr_0),
);
endmodule
Вопрос как правильно вывести inout сигнал без добавления логики на верх ?
Полная версия этой страницы: Использование ALT_MEM_PHY в Сyclone3
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор
Цитата(arexol @ Jun 17 2009, 17:58) 
Вопрос как правильно вывести inout сигнал без добавления логики на верх ?
Если не ошибаюсь assign не двунаправленный.
Попробуйте так:
Код
module top(
io_DDR_DQ,
);
inout [15:0] io_DDR_DQ;
msopc msopc_inst
(
.mem_dq_to_and_from_the_altmemddr_0(io_DDR_DQ),
);
endmodule
io_DDR_DQ,
);
inout [15:0] io_DDR_DQ;
msopc msopc_inst
(
.mem_dq_to_and_from_the_altmemddr_0(io_DDR_DQ),
);
endmodule
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.