После разводки кристала делаю временное моделирование.
В схеме есть стандартный переход асинхронного входа к внутреннему клоку.
В при моделировании естественно для входного регистра временные параметры (время предустановки/удержания) не выдерживаются и схема моделируется не правильно.
Почитав книги, нашёл что стандартным способом обхода этой проблемы
является отключение контроля временных параметров для входного регистра.

Собственно вопрос:
Может кто знает, как отключить контроль временных параметров для отдельно взятых регистров/блоков в ActiveHDL?
В хэлпе по ModelSim такие команды нашёл, а в ActiveHDL нет.

Может я что не понял по командам ActiveHDL?

А что значит неправильно моделируется?в Х-сы сигналы выпадают?

Хотя это не ответ, но ...
У меня такая же затычка только с ModelSim.
И возникает она когда timing_model на verilog.
Атрибут ASYNC_REG к регистрам в *.ucf не помогает,
ключик +no_notifier не помогает.
Извращаюсь тем, что двигаю асинхронные сигналы
так чтобы зазоры вписывались.
Я наверное не прав?

В описании МоделСим видел команду tcheck_set, она не работает? Сам пока не проверял.

To DimaV
Дело в том, что для правильной привязки асинхронного сигнала к синхронизации применяют стандартную схему борьбы с метастабильностью - 2 последовательно вкл.чённых регистра. И соответственно для первого из них не выдерживаются времена установки/удержания (входной сигнал то асинхронный).
Читал в одной статье, что для обхода этой ситуации (речь шла о Синопсисе) применяется команда отключения контроля времен установки/удержания для входных тригеров. Тогда всё получается правильно. В противном слёчаее - варнинги и паявление 'x' во всей схеме...

А если сделать так, чтобы входной сигнал не попал на фронт первого триггера?
Или Вам интересно рассмотреть именно процесс метастабильности и правильной работы второго триггера?