Уважаемое сообщество,

Я совсем ничего не понимаю в ПЛИСах (маленький опыт с coolrunner'ом 100 лет назад не в счет), за сим обращаюсь за помощью к коллективному разуму профессионалов.

На прикрепленной картинке обрисована блок-схема устройства. По сути это приемник:

1. Входной сигнал раскладывается на квадратуры и частота тактирования каждой из квадратур понижается в 10, 10 и 6 - всего 600 раз. При этом опорный генератор перестраиваемый и имеет шаг 1/40000 Fs. Ну типа как DDS.

2. Далее комплексный перемножитель со своим опорным генератором, который идеентичен первому. За перемножителем по КИХ фильрту на каждый канал. Длина фильтра не более отношения частот тактирования входного сигнала и частоты тактирования умножителя.

3. Далее дециматор и преобразователь квадратур в последовательный код.


Вооот...
Вопросы такие:
1. Возможно ли это? Считаем, что АЦП на входе уже есть и входные данные 12бит в доп. коде.
2. Если да, то в какую сторону смотреть? Altera? Xilinx?
3. Возможно ли оценить сколько понадобится для этого ячеек/памяти/умножителей?

Повторюсь - я ничего не понимаю в ПЛИСах. Поэтому сильно не пинайте.
Я понимаю, что это уже кто-то делал... наверное... Если да, то можно ли посмотреть на этот счет конкретный проект?

Заранее благодарствую.

P.S. желательно иметь 2 одинаковых канала...
P.P.S. модель на С работает прекрасно, но ДСП не успевает.

Если есть код на С нетрудно глядя на него написать код на Verilog.
А затем компилятор любой среды выдаст требуемый чип.

Тут ничего даже не надо писать на Verilog, потому что все блоки генерируются как мегафункции. Основную площадь явно займет FIR длиной 512, вот с него и начните. Сгенерируйте его в Xilinx coregen и Altera megaplugin wizard, посмотрите сколько ресурсов уйдет, сколько стоят подходящие микросхемы. Особо обратите внимание, что этот фильтр должен тактироваться на высокой частоте, а отсчеты принимать не каждый такт (это возможно сгенерировать), иначе он сожрет 512 умножителей, что потребует очень дорогой ПЛИС.