Помогит пожалуйста! Я скачал с opencores.org проект 10G Ethernet MAC, написанный на Verilog. Сейчас я пытаюсь его просинтезировать в RTL Compiler, но у вылазят ошибки:

Error: instance name required for module instance {VLOGPT-58] [read_hdl]
:in file ../rtl/verilog/generic_fifo.v
'if (MEM_TYPE == `MEM_AUTO_SMALL) begin'

Error: Parsing error [VLOGPT-1] [read_hdl]
: Bad declaration using undeclarate type 'generate' in file ../rtl/verilog/generic_fifo.v
'end'

There are some problems with file ../rtl/verilog/generic_fifo_ctrl.v

Error: Illegal declaration [VLOGPT-1] [read_hdl]
: Redeclaration of symbol 'EARLY_READ' in file ../rtl/verilog/generic_fifo_ctrl.v
'Parameter EARLY_READ'

Последняя ошибка вылазит для всех параметров, описанных в данном файле.
Я уже перерыл кучу документации, но никак не могу разобраться в чем проблема ))) Помогите исправить, пожалуйста )))

Может надо включить поддержку verilog 2001?

А не подскажете как его включить в RTL Compiler 8.1?

Я никогда не пользовался RC, но, согласно help line:
read_hdl -v2001 file_name.v

Спасибо Вам большое! Эти ошибки ушли, RC начал elaborate делать, правда опять какие то ошибки появились, но это уже с кодом вроде бы проблема, буду разбираться ))))

Наздоровье!
Оффтопик вопрос - почему RC? Это личный выбор или выбор компании?

Это выбор компании. А у Вы знаете что-то получше?

Мы всегда пользовались Synopsys.